专利名称：混合模拟-数字集成电路及其制作方法
技术领域：
本发明涉及到具有构造在相同基片上的一个模拟电路和一个数字电路的半导体集成电路，以及用于制作该电路的过程。
在诸如通讯的各种电子电路应用中，具有构造在相同基片上由一个模拟电路和一个数字电路构成的混合模拟—数字集成电路正在使用。一种常规的混合模拟—数字集成电路如
图11所显示。N-型MOS场效应晶体管41和P-型MOS场效应晶体管31形成在一个P-型半导体基片20上，并且它们由局部的氧化膜12彼此之间绝缘。这些MOS场效应晶体管被分为模拟电路模块01和数字电路模块03。在这种情况下，所有N-型MOS场效应晶体管41的基片布线端(基片接触点22)通过P-型半导体基片20是相通的，无论它们是模拟电路元件还是数字电路元件。另一方面，所有N-型MOS场效应晶体管31的基片布线端(N-凹槽布线端23)由PN结与P-型半导体基片20绝缘。
图12显示一个构造在一个P-型半导体基片上的混合模拟—数字集成电路的等效电路。所有MOS场效应晶体管都连接到P-型半导体基片20，或者直接地连接或者经过PN节电容24。因此，这个集成电路存在一个问题，由于在数字电路模块03中数字噪声的产生可能对作为P-型基片20和PN结电容24的模拟电路模块01的MOS场效应晶体管的工作有影响。
而且，不同的电源电压用在模拟电路模块和数字电路模块中，这个集成电路还有一个问题，即这共用的基片趋向引起自锁现象。
在构造于一个SOI(绝缘体外延硅)基片上的集成电路中，所有元件131和元件141的基片布线端都由如图13所示的绝缘膜10绝缘，所以这儿不存在数字噪声和自锁干扰的危险。然而，因为基片布线端不能引到外面，所以不可能稳定基片的电压。这是一个缺点，例如，因为基片悬浮效应(即，纽结效应)可能产生。再者，为了使如构造在SOI基片上的常规集成电路那样的元件彼此绝缘，所以存在于相邻元件之间的半导体层部分必须蚀刻掉。这就使减小元件之间的距离不可能以及对高集成度元件的完成构成一个障碍。
因此，日本专利公开No.46142/‘96尝试用一个SOI基片使集成电路的内电路与它的输入保护电路绝缘并且因此而增强了集成电路的可靠性。然而，因为集成电路内的元件彼此是绝缘的，这个集成电路有一个问题，因为基片悬浮效应(即，纽结效应)可能产生并且难以取得高的元件集成度，同常规构造在SOI基片上的集成电路一样。
还有，在日本专利公开No.204130/‘96中，一个高电压工作模块和一个低电压工作模块是通过采用一个SOI基片彼此绝缘。这就可能防止由于采用多电源电压的干扰。然而，当一个模拟电路和数字电路两者出现在同一模块中时，数字电路模块中数字噪声的现象可能在不可避免的模拟电路元件的工作上产生影响。
本发明的目的是为了提供一个具有模拟电路和数字电路两者构造在同一基片上的，并且还由于采用多电源电压使模拟电路不受任何数字噪声的影响，即使当使用多电源电压时也没有问题的混合模拟—数字集成电路。本发明的另一个目的是提供一种用于制作一个即没有实际增加制作过程也没有实际减少元件集成密度的混合模拟—数字集成电路的制作过程。
本发明的第一个方面涉及到一个采用具有有源半导体层在基片绝缘层之上的SOI基片的混合模拟—数集成电路，在此一个模拟电路模块和一个数字电路模块构造在该有源半导体层内，以及一个用于隔开有源半导体层并到达基片绝缘层的模块间绝缘膜形成在两个模块之间。
本发明的第二个方面是这样的，在上述第一个方面中，一个模拟电路模块包括一些具有不同电源电压的模拟电路模块，并且这样具有不同电源电压的模拟电路模块还是用模块间绝缘膜彼此绝缘。
本发明的第三个方面是这样的，在上述第一个方面中，一个数字电路模块包括一个易于产生数字噪声的数字电路模块和另外的数字电路模块，并且这些模块还是用模块间绝缘膜彼此绝缘。
本发明的第四个方面是这样的，在上述第一个方面中，一个数字电路模块包括一个敏感数字噪声的数字电路模块和另外的数字电路模块，并且这些模块还是用模块间绝缘膜彼此绝缘。
本发明的第五个方面是这样的，在上述第一个方面到第四个方面的任何一个中，P-型MOS场效应晶体管组和N-型MOS场效应晶体管组是用模块间绝缘膜彼此绝缘的。
本发明的第六个方面是这样的，在上述第一个方面到第四个方面的任何一个中，每组都具有一个公共基片布线端的两个或更多元件组是用模块间绝缘膜彼此绝缘。
本发明的第七个方面涉及到一个用于制造混合模拟—数字集成电路的过程，这过程如权利要求1到12中任何一个包括形成半导体元件的步骤，它被在SOI基片上的有源半导体层内分为所述的模块或者所述模块和后面所述模块组；蚀刻该有源半导体层移去期望的部分；填充绝缘体到由蚀刻形成的空腔并且而后弄平该表面以形成一个模块间绝缘膜；以及形成层间绝缘膜和进行电连接。
图1是一个根据本发明的第一实施例的混合模拟—数字集成电路的截面视图；图2是一个根据第一实施例的显示该混合模拟—数字集成电路详细的截面视图；图3是一个根据本发明的第二实施例的混合模拟—数字集成电路的截面视图；图4是一个根据本发明的第三实施例的混合模拟—数字集成电路的截面视图；图5是一个根据本发明的第四实施例的混合模拟—数字集成电路的截面视图；图6是一个根据第五实施例的显示该混合模拟—数字集成电路详细的截面视图；图7是一个根据第六实施例的显示该混合模拟—数字集成电路详细的截面视图；图8是显示一个根据本发明制造的混合模拟—数集成电路过程的流程图；图9包括图解本发明的一系列构成过程的步骤的截面视图10包括图解本发明的一系列构成过程的子步骤的截面视图；图11是使用P-型半导体基片的常规混合模拟—数字集成电路的截面视图；图12是使用P-型半导体基片的常规混合模拟—数字集成电路的等效电路图；以及图13是使用SOI基片的常规混合模拟—数字集成电路的截面视图；在这些附图中，参考编号的定义如下01 第一模拟电路模块02 第二模拟电路模块03 第一数字电路模块04 第二数字电路模块05 第三数字电路模块06 邻近电路模块10 基片绝缘膜11 模块间绝缘膜12 局部氧化膜13 层间绝缘膜14 金属导线20 P-型半导体层(或P-型半导体基片)21 N-凹槽层(或N-型半导体层)22 基片接触点23 N-凹槽接触点24 PN结电容(在P-型半导体层和N-凹槽之间)25 P-型半导体电阻元件31 P-型场效应晶体管310 P-型场效应晶体管的栅极311 P-型场效应晶体管的源极312 P-型场效应晶体管的漏极区32 第一P-型场效应晶体管元件组33 第二P-型场效应晶体管元件组41 N-型场效应晶体管410 N-型场效应晶体管的栅极411 N-型场效应晶体管的源极412 N-型场效应晶体管的漏极区42 第一N-型场效应晶体管元件组43 第二N-型场效应晶体管元件组51 NPN双极性晶体管510 NPN双极性晶体管的发射极区511 NPN双极性晶体管的基极区512 NPN双极性晶体管的集电极区52 PNP双极性晶体管520 PNP双极性晶体管的发射极区521 PNP双极性晶体管的基极区522 PNP双极性晶体管的集电极区53 NPN双极性晶体管元件组61 扩散电阻元件610 用作电阻的扩散层62 多晶硅电阻元件620 用作电阻的多晶硅层63 MOS电容元件630 用作MOS电容器的上电极(栅极)多晶硅层631 用作MOS电容器的下电极扩散区64 多晶硅—多晶硅电容元件640 用在多晶硅电容器的上电极多晶硅层641 用在多晶硅电容器的下电极(栅极)多晶硅层80 SOI基片81 半导体元件形成步骤811 N-凹槽形成步骤812 局部氧化(LOCOS)步骤813 栅极形成步骤814 扩散区形成步骤815 电容器电极形成步骤82 模块间绝缘步骤821 半导体层蚀刻步骤822 绝缘层填充步骤83 布线步骤831 第一布线层形成步骤832 第二布线层形成步骤120 基片绝缘膜上P-型半导体层121 基片绝缘膜上N-型半导体层131 基片绝缘膜上P-型MOS场效应晶体管141 基片绝缘膜上N-型MOS场效应晶体管在本发明的混合模拟—数字集成电路中，存在于要被绝缘的模块之间的有源半导体层的部分被完全去掉并且用模块间绝缘膜填充蚀刻产生的空腔。这就是，这模块间绝缘膜隔开元件形成于其中的有源半导体层，而且延伸到SOI基片的下面基片绝缘层，因此很好地绝缘了这些模块。所以，当一个数字电路模块和一个模拟电路模块彼此完全由模块间绝缘膜绝缘时，任何在数字电路产生的数字噪声都能被防止经过半导体基片和PN结电容传播以及对模拟电路模块的元件工作产生影响。
再者，当一个数字电路模块和一个模拟电路模块彼此完全由模块间绝缘膜绝缘时，即使不同的电源电压用在该数字电路模块和该模拟电路模块中，不期望的现象如通过基片介质的自锁也不会发生。
与一个常规的构造在元件彼此绝缘的SOI基片上的集成电路相比，电路模块趋于完全的绝缘或者每个具有一个共同基片布线端的元件组是彼此绝缘的。因此，每个电路模块中的元件结构完全与构造在半导体基片上的常规集成电路结构相同，以便每个元件的基片布线端都能容易地引出并且基片悬浮效应可以避免。而且，因为元件结构与常规的相同，元件集成密度没有减少，已经常规地使用在半导体基片上集成电路的设计硬件安排(或布局)可以不做任何修改。
还有，在根据本发明制造一个混合模拟—数字集成电路的过程中，一个SOI基片用普通半导体基片同样的方法被处理，在器件形成后，电路模块由形成的模块间绝缘膜绝缘。该元件形成步骤和布线步骤是与那些在半导体基片上制造混合模拟—数字集成电路的常规过程相同的。被加在器件形成步骤与布线步骤之间的模块间绝缘步骤包括蚀刻半导体层步骤及将绝缘体填入所形成的空腔的步骤。因此，大多数常规制造过程的步骤都可以不做任何修改采用而过程步骤的数量可以减到最小。
第一实施例一个根据本发明的第一实施例的混合模拟—数字集成电路的结构将参照图1给出具体的描述。如图1中所示，本发明的混合模拟—数字集成电路是构造在一个SOI基片上。第一模拟电路模块01和第一数字电路模块03完全地由基片绝缘膜10和模块间绝缘膜11绝缘，并且形成在P-型半导体层20的独立的部分上。底座基片没有显示在图1中。在这图中，参考编号12表示局部氧化膜；21，N-凹槽层；22，基片接触点；23，N-凹槽接触点；31，P-型MOS场效应晶体管；310，P-型MOS场效应晶体管栅极；311，P-型MOS场效应晶体管的源极区；312，P-型MOS场效应晶体管的漏极区；41，N-型MOS场效应晶体管；410，N-型MOS场效应晶体管栅极；411，N-型MOS场效应晶体管的源极区；及412，N-型MOS场效应晶体管的漏极区。
每个模块中详细的元件结构显示在图2中。这电路模块由一些如MOS场效应晶体管(31，41)、一个双极性晶体管(51)、电阻元件(61，62)和电容元件(63，64)的半导体元件、以及用来连接它们的金属导线14组成。每个元件的结构都与形成在半导体基片上的普通元件(图11)的结构相同。在图2中，参考编号13表示一个层间绝缘膜；14，金属导线；61，扩散电阻元件；610，电阻扩散层；62，多晶硅电阻元件；620，电阻多晶硅扩散层；63，MOS电容器元件；630，MOS电容的上电极(栅极)多晶硅层；631，MOS电容的下电极扩散区；64，多晶硅—多晶硅电容元件；640，多晶硅—多晶硅电容的上电极多晶硅层；以及641，多晶硅—多晶硅电容的下电极(栅极)多晶硅层。
在常规的构造在SOI基片上的集成电路中(图13)，元件是彼此绝缘的。然而在该实施例的集成电路中，元件的绝缘用局部氧化膜12和与以相同方式形成在半导体基片上的常规集成电路的PN结电容来实现，而模块的绝缘是由通过蚀刻掉半导体层后填充绝缘体到产生的空腔内而形成的模块绝缘膜11来实现。在每个模块中，半导体层20应该是连续的以便没有半导体层被局部氧化膜12绝缘。类似地，必须注意P-型半导体层20没有被P-型MOS场效应晶体管的N-凹槽21和NPN双极性晶体管的集电极层512隔开。第二实施例本发明的第二实施例如图3所示。该实施例的混合模拟—数字集成电路是构造在SOI基片上，并且具有不同电源电压的一个第二数字电路模块02、一个第一模拟电路模块01、和一个第一模拟电路模块03是通过模块间绝缘膜完全彼此绝缘的。
更具体地，假设两个不同的电压5V和3.3V加到模拟电路模块而一个2.5V电压加到数字电路模块。于是，这个集成电路被分为三个模块其包括电源电压5V的模拟电路模块01、电源电压3.3V的模拟电路模块02、和电源电压2.5V的数字电路模块03。这些电路模块由绝缘膜完全地彼此绝缘。每个电路模块的结构和每个元件的结构与图2所示的第一实施例中的相同。第三实施例本发明的第三实施例如图4所示。该实施例的混合模拟—数字集成电路是构造在SOI基片上，并且由普通逻辑电路组成的第一数字电路模块03、一个锁相环电路组成的第二数字电路模块04、一个时钟产生电路、一个易于产生数字噪声的缓存器电路，一个第一模拟电路模块01，以及一个第二模拟电路模块02完全由基片绝缘膜10和模块间绝缘膜11彼此绝缘。每个电路模块的结构和每个元件的结构与图2所示的第一实施例中的相同。第四实施例本发明的第四实施例如图5所示。该实施例的混合模拟—数字集成电路是构造在SOI基片上，并且由普通逻辑电路组成的第一数字电路模块03，一个存储器电路组成的第三数字电路模块05、一个敏感于数字噪声的锁相环电路，一个第一模拟电路模块01、以及一个第二模拟电路模块02完全地由基片绝缘膜10和模块间绝缘膜11彼此绝缘。每个电路模块的结构和每个元件的结构与图2所示的第一实施例中的相同。第五实施例除了每个电路模块的结构和每个元件的结构改变为图6所示外，本发明的第五实施例类似于第一实施例到第四实施例。
如图6所示，这个实施例的每个电路模块是由包括一个或多个P-型MOS场效应晶体管31的第一P-型MOS场效应晶体管元件组32和包括一个或多个N-型MOS场效应晶体管41的第一N-型MOS场效应晶体管元件组42组成，并且这些元件组完全地由模块间绝缘膜11彼此绝缘。因为没有N-型MOS场效应晶体管41出现在P-型MOS场效应晶体管元件组32中，所以P-型半导体层20不需要存在在P-型MOS场效应晶体管元件组32的区域内。因此，如果该P-型半导体层20由N-凹槽21隔开也是没问题的。然而，类似于第一实施例，必须注意P-型半导体层20和N-凹槽21没有被局部氧化膜12隔开。
在这个实施例中，P-型MOS场效应晶体管31和N-型MOS场效应晶体管41的绝缘方法是不同于采用PN结元件绝缘的常规方法。因此，电路模块中布局变化了，所以常规的硬件安排不再使用了。然而因为PN结元件绝缘的方法不用了，所以不需象常规集成电路那样，将P-型MOS场效应晶体管的基片布线端(N-凹槽接点23)固定在电源电压以及将N-型MOS场效应晶体管的基片布线端(基片布线端22)固定在地电平，结果，每个电路模块中的每个元件组的基片电位可以任意决定。第六实施例除了每个电路模块的结构和每个元件的结构改变为图7所显示的外，本发明的第六实施例类似于第一实施例到第四实施例。
如图7所示，这个实施例的每个电路模块是由一个包括一个或多个P-型MOS场效应晶体管31的第一P-型MOS场效应晶体管元件组32、一个包括一个或多个P-型MOS场效应晶体管并且具有不同于第一P-型MOS场效应晶体管元件组32的基片电位(凹槽电位)的第二P-型MOS场效应晶体管元件组33、一个包括一个或多个N-型MOS场效应晶体管41的第一N-型MOS场效应晶体管元件组42、一个包括一个或多个N-型MOS场效应晶体管并且具有不同于第一N-型MOS场效应晶体管元件组42的基片电位的第二N-型MOS场效应晶体管元件组43、一个包括一个或多个NPN双极性晶体管51的NPN双极性晶体管组53、以及PNP双极性晶体管52组成的，并且这些元件组完全地由基片绝缘膜10和模块间绝缘膜11彼此绝缘。
因为每个元件组都是由同类型元件组成，所以如果P-型半导体层20是被P-型MOS场效应晶体管的N-凹槽21隔或是由一个NPN双极性晶体管的集电层512隔开都没问题。然而，类似于第一实施例，必须注意每个元件组中的半导体层没有被局部氧化膜12隔开。
在第六实施例中，通常与第五实施例那样，元件组的绝缘方法是不同于采用PN结元件绝缘的常规方法。因此，电路模块中布局变化了，所以常规的硬件安排不再使用了。然而因为PN结元件绝缘的方法不用了，所以每个电路模块中的每个元件组的基片电位可以任意决定。
现在，对根据本发明的制造一个混合模拟—数字集成电路的过程进行描述。如图8中流程图所显示，根据本发明制造一个混合模拟—数字集成电路的过程不同于常规的过程，其区别在于在元件形成步骤81与布线步骤83之间加入一个模块绝缘步骤82。
图9包括图8流程图中一个SOI基片在各步骤的截面视图。本发明的过程将参照图9给出详细地描述。
首先，提供一个包括具有绝缘膜10和P-型半导体层20的基底(没有显示)的SOI基片80。
在元件形成步骤81中，元件形成在SOI基片上。形成这些元件的方法与形成在一个半导体基片上的元件常规方法相同。在凹槽区域形成步骤811中，N-凹槽区域21是通过离子植入或者热扩散形成。在局部氧化步骤812中，局部氧化膜12形成以确定元件区域、基片接触区域和N-型接触区域。在栅极形成步骤813中，形成一个栅极氧化膜而栅极310和410接着形成。在扩散区形成步骤814中，P-型MOS场效应晶体管的源极区311和漏极区312、N-型MOS场效应晶体管的源极区411和漏极区412、基片接触点22和N-凹槽接触点23都是由离子植入或热扩散而形成。
同时地或接着到MOS场效应晶体管的形成步骤，电阻元件和电容元件被形成。就扩散电阻来说，电阻610的扩散层同时形成在扩散区形成步骤814中。
就多晶硅电容来说，一个低电极641形成在栅极形成步骤813。其后，一个电容绝缘膜和上电极640形成在电容形成步骤815。
在元件形成步骤81中所有采用半导体层的元件形成后，模块间的绝缘在图10所示的模块间绝缘步骤82中执行。
为了模块间绝缘的目的，存在于要绝缘的模块之间的半导体层的部分由蚀刻步骤821蚀刻掉。然后，绝缘填充步骤822被执行填一种绝缘体到由蚀刻形成的空腔而形成模块间绝缘膜。
在模块间绝缘步骤82完成后，最后的布线步骤被执行去电连接每个模块内和模块间的元件。在第一布线层形成步骤831中，层间绝缘膜13形成，通孔在预先确定的位置形成，以及形成金属导线14。第二布线层形成步骤832以同样的方式执行。
这些用在元件形成步骤81和布线步骤83的技术、设备和制造条件都是与那些用在使用半导体基片制造集成电路的常规过程相同的。
作为SOI基片，使用的是焊接或SIMOX技术制作的基片并且在绝缘膜上具有相对厚的半导体层以便该半导体层不能被局部氧化损失。
如上所述，本发明可以防止数字电路模块产生的任何数字噪声对模拟电路的工作的影响。
再有，如果电路模块有不同的电源电压存在，自锁现象也不会发生。
还有，具有普通基片布线端的每个元件组的基片电位可以任意决定。即使基片电位被决定是任何值而不是电源电压或地电平，也不会产生自锁现象或基片漏电流。而且，产品特性的变化如阀值电压和元件延时时间可以通过调节合适的基片电位来补偿。
另外，不会产生基片浮动效应。在每个电路模块或器件组中的器件结构与传统的形成在半导体基片上的结构相同，而每个器件的基片端子都可容易地引出并固定在任意的电位上。
再有，所用常规的硬件安排不做任何修改可以使用。对于模拟和数字电路可以不做任何修改地使用常规的硬件安排以及添加一个模块间布局，该模拟—数字集成电路的布局在不考虑如噪声和自锁的影响下可以容易地设计。
此外，本发明的过程实际没有增加过程步骤的数量也没有减小元件的集成度。由于这个原因，在本发明的过程中，仅仅一个模块间绝缘步骤加到在半导体基片上制造集成电路的常规过程中，而大多数过程步骤(即，元件形成步骤和布线步骤)能够以常规方式执行。形成在SOI基片上的常规元件已经具有复杂的结构是为了引出它们的基片布线端，结果使元件集成密度减小。然而根据本发明的过程，每个电路模块中的元件结构形成在半导体基片上的常规元件结构相同，以便于不会引起元件集成度的减小。
权利要求
1.一个采用在一个基片绝缘层之上具有有源半导体层的SOI基片的混合模拟—数字集成电路，其特征在于一个模拟电路模块和一个数字电路模块构造在所述有源半导体层内，而用于隔开所述有源半导体层并且到达所述基片绝缘层的一个模块间绝缘膜是形成在两个模块之间。
2.根据权利要求1所述的混合模拟—数字集成电路，其特征在于所述模拟电路模块包括一组具有不同电源电压的模拟电路模块，而这些具有不同电源电压的模拟电路模块还通过一个模块间绝缘膜彼此绝缘。
3.根据权利要求1所述的混合模拟—数字集成电路，其特征在于所述数字电路模块包括一个易于产生数字噪声的数字电路模块和另一个数字电路模块，而这些模块还通过一个模块间绝缘膜彼此绝缘。
4.根据权利要求1所述的混合模拟—数字集成电路，其特征在于所述数字电路模块包括一个敏感数字噪声的数字电路模块和另一个数字电路模块，而这些模块还通过一个模块间绝缘膜彼此绝缘。
5.根据权利要求1所述的混合模拟—数字集成电路，其特征在于一个P-型MOS场效应晶体管组和一个N-型MOS场效应晶体管组是通过一个模块间绝缘膜彼此绝缘。
6.根据权利要求2所述的混合模拟—数字集成电路，其特征在于一个P-型MOS场效应晶体管组和一个N-型MOS场效应晶体管组是通过一个模块间绝缘膜彼此绝缘。
7.根据权利要求3所述的混合模拟—数字集成电路，其特征在于一个P-型MOS场效应晶体管组和一个N-型MOS场效应晶体管组是通过一个模块间绝缘膜彼此绝缘。
8.根据权利要求4所述的混合模拟—数字集成电路，其特征在于一个P-型MOS场效应晶体管组和一个N-型MOS场效应晶体管组是通过一个模块间绝缘膜彼此绝缘。
9.根据权利要求1所述的混合模拟—数字集成电路，其特征在于每个都具有一个公共基片布线端的两个或更多的元件组是通过一个模块间绝缘膜彼此绝缘。
10.根据权利要求2所述的混合模拟—数字集成电路，其特征在于每个都具有一个公共基片布线端的两个或更多的元件组是通过一个模块间绝缘膜彼此绝缘。
11.根据权利要求3所述的混合模拟—数字集成电路，其特征在于每个都具有一个公共基片布线端的两个或更多的元件组是通过一个模块间绝缘膜彼此绝缘。
12.根据权利要求4所述的混合模拟—数字集成电路，其特征在于每个都具有一个公共基片布线端的两个或更多的元件组是通过一个模块间绝缘膜彼此绝缘。
13.一个制造如权利要求1所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
14.一个制造如权利要求2所述的混合模拟—数字集成电路的过程包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
15.一个制造如权利要求3所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
16.一个制造如权利要求4所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
17.一个制造如权利要求5所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块；蚀刻有源半导体层以移去期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
18.一个制造如权利要求6所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
19.一个制造如权利要求7所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
20.一个制造如权利要求8所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
21.一个制造如权利要求9所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
22.一个制造如权利要求10所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
23.一个制造如权利要求11所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
24.一个制造如权利要求12所述的混合模拟—数字集成电路的过程，其特征在于包括下列步骤形成半导体元件，它被在SOI基片上的有源半导体层内分为后面所述的模块和模块组；蚀刻有源半导体层以去除期望的部分；填充一种绝缘体到蚀刻形成的空腔并且接着弄平该表面以便于形成一个层间绝缘膜；以及形成层间绝缘膜和进行电连接。
全文摘要
公开的是一个采用具有一个有源半导体层在一个基片绝缘层上的SOI基片的混合模拟－数字集成电路,其中一个模拟电路模块和一个数字电路模块都构造在该有源半导体层上,并且在两模块间形成用于分割有源半导体层及到达基片绝缘层的模块间绝缘膜。因此,由于采用多电源电压没有出现问题,即使当使用多电压供电时模拟电路也不会受任何数字噪声的影响。
文档编号H01L27/08GK1201261SQ98102320
公开日1998年12月9日 申请日期1998年6月2日 优先权日1997年6月4日
发明者山口基 申请人:日本电气株式会社