专利名称：宏观单元的测试电路的制作方法
技术领域：
本发明涉及LSI(大规模集成电路)测试，特别是涉及对LSI中所含宏观单元的测试电路。
通常，对LSI的常规宏观单元测试是利用测试总线或其他路径完成的，其中准备供宏观单元用的测试图案数值可与正常电路(正常工作用的电路)无关地直接由外部端子加以设定和观测。
图1示出常规宏观单元测试技术的方框图。图中，标号220和221表示测试对象或宏观单元。图1中，箭头表示一个正常电路(其电路部分不再画出)的输入/输出。宏观单元具有供测试用的输入/输出端子，经这些端子可连接到宏观单元的内部电路上。标号216-219表示输入测试总线，222和223表示输出测试总线，两个宏观单元220和221连到其上。根据施加于端子205和206上的控制信号并按照解码器215的输出进行控制，以选择和测试一个宏观单元。测试数据由外部端子201、202、203和204输入。时钟信号加到端子207上。标号208、209、210、211、212、213、214、225和226表示缓冲器。
这里，当解码器215的解码结果值为0时，解码器215输出数值“1”给标有符号0的端子；当解码结果是1时，输出数值“1”给标有符号1的端子；当解码结果是2时，输出数值“1”给标有符号2的端子；并输出数值0给其他端子。图中，符号3表示的端子为空端子。
宏观单元220和221各有四个测试输入端子TI1、TI2、TI3和TI4以及两个测试输出端子TO1和TO2。标有C的端子是时钟端子，一个时钟信号直接加到其上而不经过端子207处的测试路径。符号TE表示测试启动情况。当数值“1”输到TE时，它判断宏观单元处于测试状态，并完成连到测试总线上的工作。在这种情况下，宏观单元220和221的六个端子必须经测试总线连到外部端子上。例如，图1中，如果通常采用三个端子201、204和228，则必须加入三个端子以便测试。具体说，有这样的缺点只要宏观单元的端子数目不少于可连接的外部端子的数目，就要增加一些端子以供测试。
另外，其他方法包括围绕宏观单元使用具有IEEE1149.1标准的边界扫描寄存器的方法和由日本专利申请公开号为254570/1996的文件中提出的使用移位寄存器结构来逐次移动和设定宏观单元端子值的方法。
图2示出一方框图，可看出日本专利申请公开号为254570/1996文件中提出的技术。其中，宏观单元301和302中分别设有输入侧的移位寄存器组305和306，以及输出侧的移位寄存器组309和310。在这种组成中，进入外部输入端子303的值并行储存在输入寄存器组304中，输出结果送到输出寄存器组308而对每个宏观单元输出值移位，并从输出端子组307进行观测。图中，SC表示扫描时钟，RC和R＇C表示指令信号。
对于宏观单元的一个图案的每次测试，必须有大量的时钟循环以移动数值。在宏观单元301和302每个都有50个输入端子的情况下，要测试宏观单元302，仅对一个图案的测试数据的输入来讲，至少就要有101个循环。即使在不管宏观单元301或者也将宏观单元301的输出寄存器组309作为308用的情况下，最少也要有50个循环。
如上所述，在现有技术中，要设定一个图案的测试数据，在时钟循环数目等于宏观单元端子数期间，须要使各个值移位，这会不利地延长了测试时间。
如上所述，在常规的宏观单元测试技术中，在一个正常电路需用的外部端子数少于宏观单元测试需用的端子数时，必须增加外部端子。另外，在时钟循环数目相应于宏观单元端子数期间，必须进行移位，这也会不利地延长了测试时间。
本发明的目的在于提供一种供LSI内部宏观单元用的测试电路，它能以尽可能短的测试时间完成宏观单元测试，而又不增加供测试用的外部端子数目。
为了达到上述和其他目的，本发明提供了一种供LSI内部宏观单元用的测试电路，该测试电路包括一条测试路径，多个宏观单元接到该路径上，其中能独立地提供测试数据，而与正常的工作电路无关；一个选择电路或一个端子，用于经测试路径选择待测试的宏观单元；以及一个数据维持电路，用于维持要提供给测试路径的测试数据。储存从同一个外部端子传送来的不同时钟循环的数据，将储存的数据引到测试路径上，与正常电路无关地测试选择的LSI内部的宏观单元。
具体说，在对宏观单元测试必需的外部端子数少于通常工作所用的端子数时，将数据储存在连到这些端子上的存储元件中，并将一个端子按时序分配，以设定待测试的宏观单元不同端子的数据，从而不用增加端子数目。此外，测试数据基本上以并行方式输往宏观单元的测试端子，并且仅为少量端子使用存储元件，因此测试时间能减到最短。
图1的方框图示出常规宏观单元测试技术的一个实例。
图2的方框图示出常规宏观单元测试技术的另一个实例。
图3的方框图示出本发明的第一实施例。
图4的方框图示出本发明的第二实施例。
图5示出图4所示实施例中控制波形的几个例子。
图6示出数据连续输入/输出情况下控制波形的几个例子。
图7的表格示出供测试宏观单元用的测试数据图案。
图8的表格示出用图3所示测试电路测试时经外部端子输入/输出的测试数据。
以下结合
本发明。
图3示出本发明第一实施例的方框图。
该实施例中，127和128为待测试的宏观单元。图3中，箭头指出输入/输出到正常电路的方向，并省略正常电路部分。
宏观单元具有测试输入/输出端子，经该端子可接到宏观单元的内部电路上。如果未出现延迟或其他特定问题，则正常端子可用作测试端子。标号123-126表示输入侧的测试路径，这里称为测试总线。标号129和130表示输出侧的测试总线，两个宏观单元127和128连到其上。根据加到端子105和106上的控制信号，按照解码器116的输出进行控制以选择和测试某个宏观单元。
这里，当解码器116的解码结果值为0时，解码器116输出数值“1”给标有符号0的端子；当解码结果是1时，输出数值“1”给标有符号1的端子；当解码结果是2时，输出数值“1”给标有符号2的端子；并输出数值0给其他端子。图中，符号3表示的端子为空端子。
宏观单元127和128各有四个测试输入端子TI1、TI2、TI3和TI4以及两个测试输出端子TO1和TO2。标有C的端子是时钟端子，一个时钟信号直接加到其上而不经过端子107处的测试路径。符号TE表示测试启动情况。当数值“1”输到TE时，它判断宏观单元处于测试状态，并完成连到测试总线上的工作。在这种情况下，例如，可用输入端子101和双向端子104及136进行测试。标号102和103表示供控制用的输入端子，增加它们是为了实现本发明的测试电路。
标号108-110和112-114表示输入缓冲器，而111和135表示双向缓冲器。
标号115表示选择器，用以在端子G处输入为O时选择标有符号O的输入端子，或在端子G处输入为1时选择标有符号1的输入端子，以发出一输出信号。选择器132、133和134有同样功能。在解码器116处于正常工作状态时，也就是在解码器116的端子O具有值“1”时，选择器115选择正常工作时端子104的控制信号，并按测试模式发出固定值“O”。
双向缓冲器111或135当方向控制输入为“O”时处于输入模式，当方向控制输入为“1”时处于输出模式。因此，当解码器116指为测试模式时，双向缓冲器111处于输入模式，同时双向端子104用来将一个值传送给测试总线。
此外，选择器133用来选择待传送给在正常电路的输出与来自测试总线的输出之间的双向端子136的一个信号。选择器134用来选择控制双向缓冲器135模式的一个信号，而在正常工作时选择正常电路的一个控制信号，并且固定到测试模式的输出上。
如果按现有技术的方案来测试宏观单元时，测试总线123-126、129和130连到输入/输出端子上，结果需要6个输出端子。但在本实施例中，各值，也就是待输入和待输出的测试数据，是分别暂时储存在输入侧的触发器117及120和输出侧的触发器131中的。测试总线123和124的输入测试数据施加到端子103，测试总线125和126的另外的输入测试数据施加到端子101，而在端子136处观测测试总线129和130处的输出测试数据。用这种方式，只要用三个外部端子101、103及136和三个触发器。在图3所示实施例中，用到D触发器117、120和131，其中D表示D输入端，Q表示输出端，C表示时钟输入，且在输给端子C的输入从“O”变为“1”时取为D输入值。
图3所示的实施例中用到锁存器118、119、121和122，其中符号D表示D输入端，Q表示输出端，而E表示启动输入端。当E的值为“1”时，输入端子D处于导通模式以发出一个输出信号。这些锁存器在数据经端子101和104储存到触发器中并能提供给宏观单元作为一个测试图案之前保持其原来状态。当测试能进行时，该测试就能借助这些锁存器稳定地开始和完成。因此，当待测试的宏观单元按以下方式，即数据仅在完全与宏观单元时钟同步的时间采集时，并不需要有锁存器，即使测试输入在同步定时以外的时间以任何方式变化时也没有问题。
在此实施例中，加到外部端子101的输入测试数据一旦存入触发器117就可用于测试总线126。外部端子101的输入测试数据直接加到测试总线125上。加到外部端子104的值或输入测试数据一旦存入触发器120就可用于测试总线124。外部端子104的测试数据直接加到测试总线123上。对于输出侧，测试总线129的输出测试数据在从外部端子136处观测之前先存入触发器131中，而测试总线130的输出测试数据直接从端子136处观测。
在该实施例中，输入侧锁存器118、119、121和122的启动信号用作为选择器132的控制信号，且在新的输入测试数据经输入侧的锁存器加到测试总线上的时候，在测试总线129处观测输出数据。
在此实施例中，需要一个供测试用的时钟，且在某些情况下需要一个控制输入端子，但是正常端子也可用于此目的。除了正常工作所需的端子之外，超过这些端子数目的这类端子是相当少的。另外，通过设置很少数目的触发器级，在保持最少量的超过的这类端子的同时，可以用较少数目的时钟循环完成测试。
图4是本发明第二实施例的方框图，图中仅示出测试路径的输入/输出部分。
标号412-414表示输入测试总线；415-417表示输出测试总线；401-403表示输入端子；404-406表示输入缓冲器；407、408、418和420表示触发器，其中符号D表示D输入端，Q表示输出端，C表示时钟输入端。这些触发器设计成为能储存和输出时钟从“O”变到“1”时的值或数据的D触发器。
标号409-411表示锁存器，其中符号D表示D输入端，Q表示输出端，E表示启动输入端。当E的值为“1”时，输入端D处于导通模式，以便发出一输出信号。
标号419、421和422表示选择器，每个选择器在输入G为“O”时选择标有符号“O”的输入端子，或在输入G为“1”时选择标有符号标号“1”的输入端子，以便发出一个输出信号。
标号423表示输出缓冲器；424表示输出端子；425表示控制信号，用于切换测试模式和正常模式。在本实施例中，当控制信号425为“O”时，设定为测试模式。在图4中，用一箭头表示与正常电路的连接，并省略正常电路。
锁存器409-411在下一数据加到输入测试总线412-414而能进行测试之前保持其原来状态。在时钟同步定时以外的时间，在即使输入测试总线中出现任何变化也不会产生问题的情况下，可省略这些锁存器。
在此实施例中，输入测试数据直接从外部端子401加到输入测试总线412，加在外部端子401上的输入测试数据一旦存入触发器407就可用于测试输入测试总线413，以及，加在外部端子401上并经触发器407存入触发器408的输入测试数据加到输入测试总线414上。输出测试总线417上的输出数据从外部端子424处直接观测。输出测试总线416上的输出数据一旦存入触发器420就可从外部端子424处观测。输出测试总线415上的输出数据一旦存入触发器418，接着经触发器420传送，就可从外部输出端子414处观测。
在可用于宏观单元测试的外部端子数目少于供测试用的待测试的宏观单元的端子数目之半且不能增加外部端子数目情况下，数据的输入/输出须要象第一实施例中那样用三个或更多的级来进行。
图5示出图4所示实施例中用到的输入测试数据和控制波形的实例，其中示出加到外部端子401、402和403上的测试数据和控制信号的波形。
标号541、453、455、456、458、460和461表示输入测试数据加到外部端子401上的时刻，而452、454、457和459表示加到外部端子402上的测试时钟从“O”变到“1”的时刻。
这里，输入测试数据在451和456时刻加到输入测试总线414上，在453和458时刻加到输入测试总线413上，在455和460时刻加到输入测试总线412上。
响应加到外部端子403上的启动信号，在455和460时刻，输入测试数据同时分别加到输入测试总线412-414上，这种状态一直持续到456和461时刻。然后，输入测试总线关闭，此状态一直保持到下一数据到来之前。端子401或403变化时刻的不稳在456或461时刻带来问题，加到输入端子403上的输入测试数据设定到“1”期间的时间周期会缩短。
另一方面，涉及输出，即涉及当加在输入测试总线412-414上的输入测试数据在455时刻同时更换时所获得的测试结果，在时刻456、458和460之前，可即时分别观测到输出测试总线417、416和415处的输出数据。
图6示出这些数据连续输入/输出时的输入测试数据和控制波形。图中从上到下依次示出输入测试数据、测试时钟和测试启动信号的波形。作为例子参看图3，输入测试数据加在外部端子101和104上，测试时钟加到外部端子102上，而测试启动信号加到外部端子103上。
图6示出的实例是，输入到每一测试总线上的输入测试数据，总体来说最多可设定成两级输往触发器的单独的数据设定级和从外部输入的直接数据输入级。标号501、503、504、506、507、508、509和510表示数据变化的时刻，而502和505表示测试时钟从“O”变化到“1”的时刻。
在这种情况下，两个循环各用于501与504之间和504与507之间，在此期间，加有供待测试宏观单元用的一个图案的输入测试数据。
曾经储存在触发器中的输入测试数据在501和504时刻加到外部端子上；在503和506时刻输入测试数据直接加到外部端子上；并且在503和506时刻开始测试启动状态。以这种方式，加到宏观单元上的输入可同时更换。
对于输出侧，输出端子直接连接的测试总线处的输出可在启动状态的循环中观测到，并且也能观测到通过触发器获得的测试总线上的输出之后的一个循环。
在507时刻及其以后，储存在触发器中的数据可用作当前的输入数据，并且在进行测试的每一循环中，仅改变外部输入端子所直接连接的测试总线上的数据。对于输出，仅观测直接连到外部端子的测试总线上的数据来进行测试。
在图3的实施例中，当选定宏观单元127进行测试时，在每个循环中固定输往TI1和TI3的输入测试数据而更换输往TI2和TI4的输入测试数据，于是在每个循环中可在TO1处观测到输出数据。
从以上所述可清楚了解，涉及输入端子，为了提高测试效果，对于带有几种变化的控制信号或其他信号，可以使用通过触发器的路径来设定；而对于带有许多变化的数据信号或其他信号，可以使用从外部端子直接进入的路径来设定。涉及输出端子，连到能以少量图案测试以检查缺陷的部分上的输出端子，应能从通过触发器的路径上观测；而连到需要大量图案以检查缺陷的部分上的输出，则能从可直接由外部端子观测其输出的路径上观测。
以下参照图3的电路，作为例子，说明施加图6所示测试图案的一种方法。
图7示出用图3的测试电路进行测试时测试宏观单元127的测试图案的一个表格，图8示出经外部端子输入/输出的值的一个表格。
图7和图8的第一行指出循环数，图7和图8的左列分别对应于宏观单元端子和外部端子。循环数在数据输入变化的每一时刻增大。关于表中的值，符号“1”表示1的值；“O”表示O的值；P表示脉冲，其值从O开始变化，然后从1变为O；X表示不用观测。
图8中，第5循环之中和之后，设定成连续测试模式，这时每一循环中更换输入数据，以进行观测。
对于图7的第一循环中的数据，分别在图8中的端子101的第一循环中设定输到端子TI1的数据，在端子101的第二循环中设定输到端子TI2的数据，在端子104的第一循环中设定端子TI3的数据，而在端子104的第二循环中设定端子TI4的数据。在第二循环中的端子136处观测端子TO1的数据，而在第三循环中的端子136处观测端子TO2的数据。
对于图7的第二循环中的数据，分别在图8中的端子101的第三循环中设定输到端子TI1的数据，在端子101的第四循环中设定输到端子TI2的数据，在端子104的第三循环中设定端子TI3的数据，而在端子104的第四循环中设定端子TI4的数据。在第四循环中的端子136处观测端子TO1的数据。
图7中的第三、第四和第五循环中的数据分别对应于图8中的第五、第六和第七循环中的数据。输往端子TI2和TI4的输入数据分别加在端子101和104上。在端子136处观测端子TO1的数据。
在本发明的LSI测试电路中，当宏观单元测试数据直接从外部端子施加到其上的端子数目少于用来进行正常工作的端子数时，可通过将输入测试数据储存在与端子连接的存储元件中而避免增加端子数，一个端子可按时间分配以对待测宏观单元的不同端子设定数据。另外，测试数据基本上并行加在宏观单元测试端子上，且仅对少量端子使用存储元件，因而有效减少了测试时间。
此外，在分配连接到外部端子的宏观单元端子时，通过直接将存储元件和宏观单元端子连到外部端子上，并将频繁变化的宏观单元端子直接连到外部端子上，从而可进一步有效缩短测试时间。
权利要求
1．一种供LSI内部宏观单元用的测试电路，包括一条测试路径，多个宏观单元接到该路径上，其中能独立地提供数据，而与正常的工作电路无关；一个选择电路，用于经测试路径选择待测试的宏观单元；以及数据维持电路，用于维持要提供给测试路径的测试数据，其中，在不同的数据维持电路中暂时储存从同一外部端子传送来的不同时钟循环的数据，该储存的数据并行地送入所述测试路径，并且与正常电路无关地测试选择的LSI内部的宏观单元。
2一种供LSI内部宏观单元用的测试电路，包括一条测试路径，多个宏观单元接到该路径上，其中能独立地提供数据，而与正常的工作电路无关；一个端子，用于经测试路径选择待测试的宏观单元；以及数据维持电路，用于维持要提供给测试路径的测试数据，其中，在不同的数据维持电路中暂时储存从同一外部端子传送来的不同时钟循环的数据，该储存的数据并行地送入所述测试路径，并且与正常电路无关地测试选择的LSI内部的宏观单元。
3．如权利要求1所述的测试电路，其特征在于，所述测试路径与一个维持原先的值直到必需的测试数据存入数据维持电路中为止的电路连接，该电路维持加到所述测试路径上的值，直到数据更换定时信号加到该测试路径以输入同一值为止。
4．如权利要求1所述的测试电路，其特征在于，所述测试路径的一部分不经所述数据维持电路而直接连到外部端子上，使得数据能直接从所述外部端子加到宏观单元端子上；所述测试路径的另一部分也用于进行测试，其中数据是由所述数据维持电路设定的。
5．如权利要求1所述的测试电路，其特征在于，至少有一个所述数据维持电路具有使输入数据过渡为输出数据的模式，所述测试路径的一部分从外部端子以所述使输入数据过渡为输出数据的模式直接连到所述数据维持电路，使得数据能直接从所述外部端子加到宏观单元端子上；所述测试路径的另一部分也用于进行测试，其中数据是由所述数据维持电路设定的。
6．如权利要求1所述的测试电路，其特征在于，还包括一个测试输出路径，以及一个输出维持电路，用于暂时保存来自所述测试输出路径的输出，其中存在该输出维持电路中的数据可从不同时钟循环中的同一外部端子处观测。
7．如权利要求6所述的测试电路，其特征在于，所述测试路径的一部分不经所述输出维持电路而直接连到外部端子上，从而可直接观测宏观单元输出端子处的数据。
8．如权利要求6所述的测试电路，其特征在于，所述测试路径的一部分不经所述输出维持电路而经一选择器直接连到外部端子上，从而可直接观测宏观单元输出端子处的数据。
全文摘要
一种供LSI内部宏观单元用的测试电路,其中为测试所需增加的端子数可减到最少,并且可在短时间内完成测试。该电路包括:接有多个宏观单元的测试路径,数据能独立地施加而与正常工作电路无关;一选择电路或端子用于选择经测试路径待测的宏观单元;一数据维持电路,保存要送往测试路径的的测试数据。储存来自同一外部端子的不同时钟循环中的数据,所存数据通到测试路径中,从而测试所选择的LSI内部的宏观单元而不涉及正常电路。
文档编号H01L21/70GK1213780SQ9812087
公开日1999年4月14日 申请日期1998年9月30日 优先权日1997年10月1日
发明者山内尚 申请人:日本电气株式会社