专利名称：具有至少一个从含Se层至含BeTe层的过渡层的Ⅱ－Ⅵ半导体器件及此过渡层的制备方法
技术领域：
本发明涉及一种具有至少一个从含Se层至含BeTe层的过渡层的II-VI半导体器件及此过渡层的制备方法。本发明特别涉及与一种基于II-VI半导体材料，例如ZnSe的p型导电的混晶的低损耗接触。
在II-VI半导体器件上制作电接触可以采用几种不同的方法。其中，特别是对于在ZnSe基础上由混晶构成的这类器件存在着很大的困难。
采用简单的金属接触在p型导电的ZnSe上制作接触已证明是不适宜的，因为由于ZnSe具有很高的价带亲合力在金属/p型导电的半导体过渡层上总是形成一个高肖特基势垒，此势垒只是很难的由正载流子隧道穿透。
隧道效应可以得到增强，如果p-ZnSe的掺杂通过很低的生长温度加以提高，从而使此势垒变窄(参阅J.Qiu和其他作者，Journal ofCrystal Growth 12(1993)从第279页起)。在ZnSe上提高经p接触导电性能的其它探索，需要在金属接触和p-ZnSe之间制作一个高导电性能的HgSe层(参阅Y.Lansari及其它作者，Applied Physics Letters61(1992)从第2554页起)。
提高边缘掺杂也可以通过表面附近的p-ZnTe层进行，此外，此p-ZnTe层与ZnSe相比具有较小的价带亲合力(相当于较高的价带能量)。其结果是形成了一个较低的肖特基势垒；此势垒在高受主浓度的情况下易于被空穴克服。
为了改善欧姆接触特性而在表面附近降低价带亲合力将带来新的问题，即通过例如基于ZnSe的器件覆盖层和例如由ZnSe或BeTe构成的不同的价带亲合力，在半导体本体内对空穴将产生一个势垒，此势垒使通过半导体接触结构的输运变得困难。
大家知道，对等价界面，例如ZnSe/ZnTe或GaAs/AlAs的价带不连续性只能在很小的程度上加以影响(参阅R.G.Dandrea，C.B.Duke，Journal of Vacuum Science and Technology B.10(4)(1992)第1744页)。这样，到目前为止还不知道有什么方法在一个过渡层上，例如由ZnSe至ZnSe或由BeTe至ZnSe的过渡层上消除带不连续性，从而使载流子的输运变得容易。由于在BeTe和ZnSe之间或者在ZnSe和ZnSe之间的价带不连续性分别高达约1.2eV或约0.8eV，所以不可能采用克服势垒的方法例如F.Capasso和其它作者，在Journal of VacuumSciences and Technology B3(4)(1985)第1245页至1251页中或H.J.Gossmann及其它作者，在Critical Review in Solid State andMaterials Science18(1)(1993)第1页至第67页中所述。
由于这个原因曾经有人提出过采用接触层序列的方法，在此方法中，在表面附近的价带能量通过制备多层半导体结构逐步加以提高，这样，可以使价带边缘的跃变变缓并且可以使ZnSe和ZnTe之间或ZnSe和BeTe之间的空穴势垒降低。例如曾经有人建议采用ZnSe/ZnTe多层结构，这样可以将在表面区内的ZnSe价带能量提高到ZnTe的价带能量，并且可以制作一个具有低肖特基势垒的接触，此接触是低阻的，特别是可以将ZnTe制作成高p型导电结构(参阅WO94/15369和Y.Fan及其它作者，Appeied Physics Letter 61(1992)从第3161页起)。这种结构在文献中称为“Grading(多层结构)”或“Pseudograding(伪多层结构)”。一种近似的接触结构在ZnTe部位采用了BeTe而在BeTe/ZnSe多层结构中作为p接触如P.M.Meusz，在Applied Physics Letters64(16)(1994)，第2148页所述，或在US5,422,902中所述。这里，接触层的晶核质量可望得到提高，这样，对于器件的工作可以消除有害的晶格缺陷。由于有可能以良好的结构质量制备与晶格匹配的BeTe/ZnSe“伪多层结构”异质结构接触，所以也可以将与一个II-VI器件的p型导电的电接触用在至p型导电衬底的界面上，如在WO94/15369中所述。
上述伪多层结构接触具有包括许多内部界面的复杂结构。它由多层结构构成，其中，BeTe和ZnTe交替叠层，其中每两部分的层厚部分逐层改变。ZnSe/BeTe接触层序列的总的厚度在200和1000之间(参阅P.M.Mansz，Applied Physics Letters 64(16)(1994)，第2148页或US5,422,902)。在此厚度之内BeTe的平均浓度可以通过增大BeTe层厚并且同时减小ZnSe的层厚由0至100％逐渐调整。BeTe/ZnSe接触结构的总电阻在BeTe和ZnSe通常的制备参数下在10-2-10-3Ωcm2范围内，这意味着在此接触结构中的电损耗过高。电阻大的原因归结于在BeTe和ZnTe之间存在着较大的价带不连续性，此值为1.21eV。
在上述具有ZnSe/ZnTe或ZnSe/BeTe伪多层结构(Pseudograding)的接触结构中还有另一个问题，即在掺杂材料氮的高浓度情况下将产生许多晶格缺陷，这些晶格缺陷有可能导致超晶格-矩阵元和掺杂材料的互扩散。这些缺陷也可以在接触中产生集聚和扩展的晶格缺陷，这样就严重破坏了一个激光二极管的工作，从而降低了它的寿命。
BeTe/ZnSe伪多层结构接触的另一个问题在于，在所采用的层厚下将导致在BeTe和ZnSe之间的界面上出现波纹状态，此波纹状态应加以调整以降低弹性应力，这种不平整性对于激光二极管的功能同样具有负面影响。
空穴由例如BeTe的价带至ZnSe价带的过渡不仅出现在接触结构中，而且例如也涉及到具有含BeTe和ZnSe反射器的垂直发射的激光器。对于这类器件结构采用扩展了的多层结构或伪多层结构是很不利的。
本发明的任务在于，研制一种改进了的由一个含Se层、特别是由一个含ZnSe层至一个含BeTe层的过渡层。此外还应提出一种能够重复制备的过渡层的简单方法。
特别是应提出一种接触，在此接触中价带的不连续性在一个含BeTe层和一个含ZnSe层之间的一个界面上将显著减小，从而可以实现空穴由一个含BeTe层至含ZnSe层、特别是p型导电层的低损耗过渡。特别是应提供若干接触结构，利用这些结构可以制作到含ZnSe的p型导电的II-VI半导体层的低损耗p型导电接触。
对于含BeTe材料可以理解为下列材料，诸如BexMgyZn1-x-yTe，BexCdyZn1-x-yTe，BexMgyCd1-x-yTe，BexMnyZn1-x-yTe，BexSryZn1-x-yTe，BexBayZn1-x-yTe。(0＜＝x＜＝1，0＜＝y＜＝1，x+y＜＝1)或含Be和Te或碲的其它混晶。对于含ZnSe材料可以理解为下列材料，诸如BexMgyZn1-x-ySe，BexCdyZn1-x-ySe，BexMgyCd1-x-ySe，BexMnyZn1-x-ySe，BexSryZn1-x-ySe，BexBayZn1-x-ySe。(0＜＝x＜＝1，0＜＝y＜＝1，x+y＜＝1)或ZnxMg1-xSySe1-y或BexZn1-xSySe1-y(0＜＝x＜＝1，0＜＝y＜＝1)，或含Zn和Se或硒的其它混晶。
上述任务是针对一种II-VI半导体器件加以解决的，此器件具有权利要求1的特征。优选的进一步发展如从属权利要求2至8所述。用于制造II-VI半导体器件的优先的方法如权利要求9至11所述。
根据本发明，在一个光电子II-VI半导体器件(光发射的或光接收的)一个有源层序列上，在一个层序列内、例如一个接触区内，在至少一个含Se、特别是含ZnSe半导体层上，至少外延上一个含BeTe的半导体层；或在至少一个含BeTe的半导体层上，至少外延上一个含Se半导体层(例如用MBE或MOCVD)；和在含BeTe与含ZnSe半导体之间特别是通过插入一个富Se的中间层制备一个界面，以形成一个Be-Se构型，此Be-Se构型对空穴形成的势垒(价带不连续性)小于1.2eV。
根据本发明，这种界面构型是这样制备的，即在ZnSe外延生长时总是以Se覆盖层终止或开始和/或使ZnSe的生长在富Se的条件下进行。
在按本发明制备界面的一个优选的方法中，在界面处的构型是这样实现的，即在ZnSe层生长后和在BeTe层生长前，向此ZnSe层的表面例如在0.5至60秒时间内以1×10-5和1×10-8乇之间的相当于射束的压力给出一个Se流。这里，衬底温度在150℃和350℃之间，然而优先选在200℃和250℃之间。
在表面的Se稳定后接下来可以有一个20秒以内的生长间歇，优先选在5秒以内或者也可无需间歇。
在这样制备的Se稳定的ZnSe/Se表面上制备BeTe层，此ZnSe/Se表面在RHEED(反射高能电子衍射)测量中可以从表面的清晰的(2×1)重组(Rekonstruktion)中加以识别，即在生长BeTe层时在Te和Be之间的流动比例在2至50之间，优选将Te∶Be之比调整到2至10之间。在生长BeTe之后生长可以间歇0至180秒，优先选择间歇时间为1至10秒。其中，衬底温度保持在ZnSe生长温度200℃至250℃上，此温度也可以提高至550℃。
在生长间歇之后，在衬底温度在150℃和350℃之间时，在表面上以0至180秒的时间给出Se。在这样制备的BeTe/Se表面上可以开始继续生长ZnSe。
在本发明方法的另一个优先的方案中界面的Be-Se构型是这样制备的，即ZnSe的生长是在过量的Se的氛围中进行的(Se∶Zn的比例为1.1∶1至5∶1)，衬底温度优先选择在150℃至350℃之间。这里，如果ZnSe的生长率在0.1和1单层之间将是有利的。在这种生长条件下在ZnSe表面上可调整出清晰的(2×1)重组。这里，在界面上生长的间歇不是非常必要的。
在上述方法中实现了在BeTe和ZnSe界面上形成了Be和Se之间的结合，但不是Zn和Te之间的结合。这里利用了以一种束缚状态位于BeTe表面的Te原子被Se原子置换。反过来Se原则则不会被Te原则置换。
具有Be-Se构型的界面其优点在于，在含BeTe和含ZnSe层之间的价带不连续性由1.2eV以上下降到约0.4eV。此保留下来的对在价带中的空穴的势垒可以在例如由BeTe和ZnSe构成的新的接触结构中通过与受主和施主有针对性的掺杂进一步降低。
按照本发明的接触结构特别是用于在由GaAs，InAs，InGaAs，GaP，InP，Si，Ge，ZnO，ZnSe，ZnTe，CdTe，ZnCdTe材料构成的衬底上带有一个用于产生光辐射的有源层的光电子器件，其中，有源层是作为量子阱或具有给定周期的超晶格或多量子阱或量子点结构而构成的，其中，有源层安排在用于导电的彼此反型掺杂的若干层之间，并且其中存在着电接触，这些电接触由一个含Se材料和含BeTe层的序列构成，并且在接触层序列中在属于这些组材料的层之间有一个界面，并且此界面是这样制备的，即在材料过渡层中有可能获得价带不连续性小于1.2eV的一个界面状态。
含ZnSe材料在此优先由BexMgyZn1-x-ySe，BexCdyZn1-x-ySe，BexMgyCd1-x-ySe，BexMnyZn1-x-ySe，BexSryZn1-x-ySe，BexBayZn1-x-ySe。(0＜＝x＜＝1，0＜＝y＜＝1，x+y＜＝1)ZnxMg1-xSySe，BexZn1-xSySe1-y(0＜＝x＜＝1，0＜＝y＜＝1)构成，并且含BeTe层优先由BexMgyZn1-x-yTe，BexCdyZn1-x-yTe，BexMgyCd1-x-yTe，BexMgyZn1-x-yTe，BexSryZn1-x-yTe，BexBayZn1-x-yTe(0＜＝x＜＝1，0＜＝y＜＝1，x+y＜＝1)BexZn1-xSySe1-y(0＜＝x＜＝1，0＜＝y＜＝1)，BexCd1-xSyTe1-y(0＜＝x＜＝1，0＜＝y＜＝1)，BexMg1-xSySe1-y(0＜＝x＜＝1，0＜＝y＜＝1)构成。
具有小的价带偏差的界面状况是在界面上的Be-Se构型，这种构型优先以这种方式形成，即在制作半导体层时在所形成的界面上将含ZnSe层和/或含BeTe层用硒粒子流中的硒进行覆盖。
在另一种实施方案中，在距含BeTe层和ZnSe层之间的界面d处，在含ZnSe层上至少插入一个具有较高受主浓度的层，间距d优先选择小于40的数值。
具有较高面电荷密度的一层可以包括碲或BeTe。具有较高面电荷密度的每一层，例如其厚度可在0.5单层和5单层之间。在含BeTe层的部位可以替代地用金属接触直接制作在含ZnSe层上。在距界面a1处在含ZnSe层上可以制作一个具有较高受主浓度的层，并且在距界面a2处在含BeTe层上可以制作上具有施主的层。间距a1和a2的大小可以不同或相同。在高掺杂层中受主浓度和施主浓度可以不同或相同。间距a1+a2例如在5和300之间。在高掺杂层中面电荷密度的大小可以大于1012cm-3，并且高掺杂层的厚度例如不大于50个单层。用施主掺杂的区域例如包含硒或ZnSe。作为施主掺杂材料可以采用Al、Cl、Br或碘。用受主高掺杂的区域包含例如Te或BeTe，并且作为受主掺杂材料可以采用例如N、As、Sb，P或I、IV或V族中的另外的元素。
在含ZnSe层和含BeTe层之间可以制作一个过渡层，此过渡层由具有成分逐步改变的合金层构成。
作为含ZnSe和含BeTe的层可以是p型导电掺杂的。合金可以作为数字的合金(digitale Legierung)而形成。分级的或数字分级的合金成分的改变，可以是线性的或非线性的。在含ZnSe层和分级或数字逐步合金层之间可以至少插入一个具有较高受主浓度的δ掺杂层。在逐步或数字逐步合金层和含BeTe层之间可以至少插入一个具有施主的δ掺杂层。作为施主材料可以采用Al、CL、Br或碘。δ掺杂层的厚度例如在0.5和50单层之间。在用受主或施主δ掺杂的层中的面电荷密度可以相同，并且可以与δ掺杂层的间距相关地如此调整，使得所建立的掺杂偶极子的内部电场可以补偿在分级或数字分级合金层内的电位梯度。δ掺杂层的间距例如小于300。
下面借助于几个实施例并结合附
图1至15对本发明接触结构及其制作方法进一步加以阐述。
图1示出具有Be-Se构型的一个BeTe/ZnSe界面的示意图。
图2示出具有Be-Se界面构型的一个BeTe/ZnSe过渡层的简化能带图；图3示出具有Zn-Te构型的一个BeTe/ZnSe界面的示意图。
图4示出具有Zn-Te界面构型的一个BeTe/ZnSe过渡层的简化能带图。
图5示出具有分级合金(图5a)层的本发明接触结构的层结构的示意图以及具有分级数字合金层(图5b)的本发明接触结构的层结构的示意图。
图6示出在不考虑掺杂区域的情况下在具有分级或分级数字的合金层的过渡层区域内的简化能带图(图6a)，以及在考虑通过制作一个具有薄的相反掺杂区域形式的掺杂偶极上所形成的内部电场的情况下在具有分级或分级数字的合金层的过渡层区域内的简化能带图(图6b)，图7示出面电荷密度与在图5a和图5b中采用的分级合金层宽度的关系；图8示出在界面附近具有掺杂偶极子的层结构的示意图；图9示出在不考虑掺杂的情况下在含BeTe层和含ZnSe层之间的界面区域内的简化能带图(在图9a中为平能带情况)，以及在考虑通过制作一个具有薄的相反掺杂区域形式的掺杂偶极子所形成的内部电场的情况下在界面区域内的简化能带图(图9b)；图10示出在掺杂偶极子不同距离的情况下所需要的面电荷密度与势垒降低的函数关系；图11示出在到一个金属接触的界面附近具有δ掺杂区域的本发明接触结构的层结构的示意图(图11a)以及在含BeTe材料和含ZnSe材料之间的界面附近具有δ掺杂区域的本发明接触结构的层结构的示意图(图11b)；图12示出在考虑界面附近的δ掺杂层的情况下在金属/半导体过渡区域内的简化能带图(12a)以及考虑在界面附近的δ掺杂层的情况下在半导体/半导体过渡区域内的简化能带图(图12b)；图13示出面电荷密度与在含BeTe材料和含ZnSe材料之间的界面的如在图11b出现的δ掺杂层间距d的关系；以及在价带不连续性的不同数值情况下对可以达到的接触电阻的估计；图14示出在有源区对衬底相反一侧具有本发明接触结构的一个发光或激光二极管层结构的示意图；图15示出在有源区面向衬底一侧具有本发明接触结构的一个发光或激光二极管层结构的示意图。
在图3中示出的一个闪锌矿晶格的投影是ZnSe和BeTe之间的界面的示意图，如果在一个Zn覆盖的ZnSe层上制备一个含BeTe，它是这样调整的。界面的Zn-Te构型是通过用虚线表示的键臂标志的。此构型可以通过位于下面的ZnSe层所实现的Zn表面覆盖产生，或者当通过在富Zn生长条件下制备ZnSe并且在上面沉积BeTe制作时，此构型将自动生成。此界面的形成可以通过ZnSe表面在制备BeTe之前，在RHEED测量中具有一个c(2×2)重组加以识别。在相反的顺序中(即ZnSe在BeTe之上)，此构型可以通过在具有富Te表面的BeTe上首先通过表面的Zn覆盖开始生长ZnSe，或者在分子束中仍然具有富Zn条件加以实现。
在这种界面上在正载流子(空穴)由BeTe向ZnSe过渡时产生一个约为1.21eV的势垒，如图4所示。此数值是用UPS(UV光电子光谱学)方法在用上述方法制备的ZnSe/BeTe过渡层上得出的。
图1所示一个闪锌矿晶格在{110}面上的投影是ZnSe和BeTe之间界面的示意图，此界面是这样形成的，即在Se覆盖的ZnSe层上制备一个含BeTe层。在此图中，由绘图平面向内和向外突起的键通过双线表示。界面的Be-Se键构型通过用虚线表示的键臂标志。此构型可以通过位于下面的ZnSe层所实现的Se表面覆盖产生，或者通过在富Se生长条件下制备ZnSe并且在上面沉积BeTe制备。此界面的形成可以通过ZnSe表面在沉积BeTe之前在RHEED测量中具有(2×1)重组加以识别。在相反的顺序中(即ZnSe在BeTe之上)可以通过在富Se条件下或在生长之前采用Se射束的方法在BeTe上开始生长ZnSe而实现此构型。在这种界面上对正载流子(空穴)在BeTe和ZnSe之间的过渡时可以得到约为0.4eV的势垒，如图2所示。此值比在界面上对Zn-Te构型的值明显的小(图3和图4)。按本发明制造到ZnSe的低欧姆接触的过程正是针对在BeTe和ZnSe之间的空穴势垒的这种降低，因为包括在ZnSe和BeTe中的掺杂的情况下所留下来的400meV的势垒可以很容易由空穴克服。在一种接触结构中，其中采用了由BeTe向ZnSe的过渡和由ZnSe向BeTe的过渡，可以用本发明界面制备方法(见关于图1和图2的讨论)要比在普通生长条件下(例如采用化学方法计算的Zn∶Se比例关系)在BeTe和ZnSe之间形成的界面具有较低的电压降。
由于在BeTe和ZnSe之间的价带不连续性的减小以及高p型导电的掺杂BeTe和高n型导电的掺杂ZnSe成为可能，从而以简单的方式方法使得空穴由含BeTe层向含ZnSe层的电过渡变得容易了。
按照本发明这是例如用图5a和图5b示意性所示的一个层序列实现的。这里，在一个含ZnSe层1和一个含BeTe层2之间制作了一个过渡层3。此过渡层可以由合金构成，其组分逐步加以改变，使得层3的组分从层1的组分起始在一个宽度为w的区域内逐步的变化到层2的组分，如图5a所示。组分的这一变化可以以非线性方式，但是优先以线性方式逐步进行。它可以通过在层3中合金组成部分的浓度改变加以实现。
此外，按照本发明在含ZnSe层1和层3之间的界面上作入一个薄层4，其中层4具有较高的受主浓度。在与层2相邻的逐步变化的合金层3一侧作入一个薄层5，此层具有较高的施主浓度，使得在层4的离化的受主部分和在层5离化的施主部分之间建立的电场能够补偿逐步变化的合金层3内的电势梯度。δ掺杂层4和5的厚度可以在0.5和50个单层之间。
层3的组合由层1的组合起始的如图5b所示的优先的方式改变到层2的组分，即构成一个所谓的数字合金层。在一个数字合金层中合金组成部分的浓度是这样调整的，即将不同材料的很薄的层上下叠置并且层厚比例关系给出此层序列的平均浓度。数字合金层3组分的逐步变化可以通过在含ZnSe层6和含BeTe层7之间逐步改变层厚的比例关系(如图5b所示)加以实现，如同在伪渐变结构中所作的那样。
δ掺杂区域4和5的制作，在图5b所示具有数字合金层的本发明层序列中，是通过在具有受主(δp)的数字合金层3内提高第1含BeTe层4的掺杂实现的。按本发明用施主(δn)掺杂的在含BeTe层2和数字合金层3之间的交界处的临界层可以通过最后的含ZnSe层5的n型掺杂形成。
在本发明接触结构(图5b)的一个优先的实施形式中数字合金层3制作在含ZnSe层1上，其上是2个单层薄的含BeTe层4，与其连接的是8个单层薄的含ZnSe层6。通过将下一个层7的厚度相继增加的一个单层，同时将其随后的层6的厚度减小一个单层，在数字合金层3内的层厚比例关系随着每一个层对6，7逐步的改变至8单层含BeTe层6和2单层含ZnSe层5。
各个层1、6、7和2可以是p型导电掺杂层。优先的作法是层1，6和2为p型导电掺杂层。为了进行p型掺杂可以采用等离子体激活的氮或另一种取自周期表I、IV或V簇元素中的受主。在层5上作为施主可以使用Al、Cl、Br或I。在层4和5中的掺杂浓度以及与此相关的界面电荷密度的高低是这样调整的，即如对图7的讨论所述。在含BeTe层上可以淀积一个含ZnTe层，此层为p型导电掺杂层并且其厚度可以在1nm和500nm之间，以抑制含BeTe层的氧化。
在图6a和6b中示出了在半导体层结构内的价带Er和导带Ec图，如它们在图5a和5b中所示。在图6a中示出了无δ掺杂区(在图5a或5b中的层4和5)只通过渐变的合金层3确定的价带Ev和导带Ec的变化。在图6a中未考虑层1，2和3的掺杂。在图6b中计入了在δ掺杂层4，5之间建立的电场的影响。这样，在适当选择面电荷密度的情况下可以导致在价带中空穴势垒的降低。这样就使空穴由含BeTe层2至含ZnSe层1的输运成为可能。假定掺杂浓度相同，则通过掺杂在临界层4和5得到的面电荷密度δp和δn与渐变的合金层的宽度的关系可以用δp＝δn＝(εΔEc)/(e2w)公式给出，其中ε为(平均的)半导体材料介电常数，ΔEc为在层1和层2之间价带不连续性的高度，e为基本电荷，w为数字合金层3的宽度。在逐步变化的或数字逐步变化的合金层3内具有非线性浓度分布的情况下，面电荷密度δp和δn可以彼此有些差别并且不遵循给定的关系。它们应这样选择，即所建立的电场与在层3中的电势变化作用相反。这里，在逐步变化的合金层内制作若干个δ掺杂区域可能是必要的。
在层3中的电势具有线性变化的情况下，在图7中示出了在层1和层2的材料之间，例如在层1中的ZnSe和在层2中的BeTe之间在价带中不同势垒(势垒高度)ΔEc(价带不连续性)下的面电荷密度(sheetcharge density[cm-2])δp＝δn的关系。在BeTe和ZnSe之间的界面上在价带中能量差ΔEc可以按照在对图1至图4的讨论中所阐述的界面制备方法调整在1.21eV和0.4eV之间。在有利的情况下，就是说用在层4和5之间的δ掺杂偶极子的电场可以补偿0.4eV的电势差，通过ZnSe可以n型导电掺杂至5.1019cm-3，和BeTe可以p型导电掺杂至1020cm-3的可能性，可以在层4和5中获得大于1013cm-2的面电荷密度，此面电荷密度可以通过δ掺杂实现。通过按本发明制备方法将在BeTe和ZnSe之间的价带不连续性由1.2eV降至0.4eV可以将具有数字合金层的过渡区的宽度减小至100以下如图7所示，从而可以获得此接触结构较小的电阻。本发明实施方法的另一个优点在于，逐步变化或数字逐步变化的合金层3的层6和7中一个比在渐变或伪渐变接触结构中所需的掺杂浓度更小的p型导电掺杂已经足够了。在含BeTe层上可以淀积一个含ZnTe层，此层为p型导电掺杂，其厚度可以在1nm和500nm之间。
在本发明接触结构的另一种实施形式中，在两个相反导电掺杂的层内，在含ZnSe层和含BeTe层之间，即所谓的掺杂偶极子之间设置了一个界面，使得在含BeTe层一侧、在一个通过界面附近偶极子的电场形成的三角形电势中的电子能态可以被空穴所占据。在此能级中空穴在向含ZnSe层过渡时，面临着比均匀掺杂的层序列较低的势垒。在图8中示出了一个本发明接触结构的层结构的示意图。其中，在含ZnSe层11，12和含BeTe层13，14之间的界面可以这样的制备，即如在对图1和图2的讨论中所述。在距界面d1或d2处制备了一个用受主掺杂的层15或用施主掺杂的层16。在此接触结构的一种实施方案中选择间距d1或d2相同，但是它们也可以取不同大小的数值。但是，距界面的间距不能各大于300。δ掺杂区域15和16的厚度在0.5和50个单层之间。层11，12，13和14可以是不掺杂的，但是优先是p型导电的掺杂。
在本发明接触结构的一个优先的实施形式中，用受主重掺杂的区域15由含碲材料、特别是由含BeTe材料构成，使得含碲层15的厚度在0.5和5单层之间，并且使空穴在层15中不能停留。在层16中引入施主可以这样进行，即采用一种n型导电掺杂的含硒材料、特别是含ZnSe材料，其层厚为0.5至5单层。在含BeTe层上可以淀积一个含ZnTe层，此层为p型导电掺杂并且其厚度在1nm和500nm之间。
在图9a中示出了在一个含ZnSe半导体(区域1)和一个含BeTe半导体(区域2)之间的过渡的能带图。在此图中空穴应克服一个势垒Eb，以便由BeTe的价带Ec到达ZnSe的价带。在到一个Be-Se构型的界面制备中，如对图1和图2的讨论中所述，此势垒为Eb＝0.4eV。
在图9b中示出了同样材料过渡层的能带图。在此图中考虑到宽度为d1+d2的一个掺杂偶极子的引入。通过此偶极子的内部电场导致在界面附近含BeTe层中形成一个三角形电势。在此电势阱中空穴可以占据电子能态，由此能态起始空穴只需克服一个较低的势垒Eb′，此势垒与均匀掺杂的层序列(如图9a所示)相比降低了数值Eb-Eb′＝wδn/ε，其中w＝d1+d2为δ掺杂层的宽度，δn为离化施主或受主的面电荷密度，并且ε为半导体材料的(平均)介电常数。
在图10中示出了在掺杂偶极子不同宽度d1+d2下势垒的降低Eb-Eb′[eV]与离化施主和受主δn＝δp的面电荷密度的关系，其中假定，d1与d2大小相同。对于例如1012cm-2施主和受主的面电荷密度，通过引入一个宽度为d1+d2＝200至d1+d2＝300的掺杂偶极子使在界面处的势垒可以降低0.4eV以上，这样，在含BeTe层和含ZnSe层之间的0.4eV的势垒完全可以排除。这样，空穴很容易到达含ZnSe层，从而可以形成一个低损耗的接触。
在图11a和11b中示出了至一种p型导电的含ZnSe半导体材料的本发明接触结构的另一种实施方案。在图11a中给出了一种在含ZnSe层上的低损耗金属接触的结构。这里，在含ZnSe层21和22上淀积了一个金属接触24。在距金属层24和含ZnSe层22之间的界面d处制作了一个具有较高受主浓度的层，使得层22的厚度d这样的小，即一个足够的空穴隧道电流由金属接触流向层22。其中需要注意的是重掺杂层23的厚度应选的小一些，以便能够完全的离化在此区域的受主，并且能够使载流子不停留在此层中。
特别是金属接触24可以由若干层构成，优先采用Pd/Pt/An或Sb/Au或其它金属组合。其中在p型导电的ZnSe上产生一个小于1.2eV的势垒。金属序列将在外延生长层序列21，23，22之后通过蒸发纯金属产生，优先将这些金属直接在外延之后仍然在超高真空内制备上去。层21和22用受主以在1016和1019cm-3之间的浓度掺杂并且是p型导电的。层22的厚度d应在1和100之间，优先小于40。
重掺杂层23可以包含ZnSe，但是优先采用一种含碲的材料用于层23，在一个含碲层中的高受主浓度，如同在层23中出现的那样，可以这样实现，即碲和掺杂材料同时引入，或首先是碲并在-在生长间歇期间-通过分子束再引入受主材料。含Te层的厚度，即例如在图11a中的层23，应在0.5个单层(这可以通过提供Te和掺杂材料在一个Zn覆盖的ZnSe表面进行，从而获得一个Se-Zn-Te-Zn-Se序列)和50个单层之间。在层厚大于0.5单层的情况下，例如可以将重掺杂的BeTe作为掺杂层23引入，其中将BeTe层厚优先选择在1个和5个单层之间。其中，如果这样制备层21和23之间以及层23和22之间的界面，使得产生一个Be-Se构型，如同在对图1和图2的讨论中所说的说明那样，则是有利的。作为受主例如可以采用等离子体激活的氮或As，Sb，P或元素周期表I和/或V和/或IV主族的其它元素。
在图11b中示出了一种接触或过渡层结构的示意图，此结构与在图11a中所示结构不同的是未描述至金属的过渡层，而是描述了在含ZnSe层21，22之间至含Te层24的过渡层。层21，22和23的一般特征和特殊特征参阅对图11a的作的说明。层24例如由BeTe或含ZnTe材料构成，此材料用外延方法生长在层22上。
在一个优先的实施方案中，在层24中重掺杂p型导电的材料，特别是在层24中的受主浓度大于1018cm-3或者层24是简并掺杂的。在层22和层24之间的界面在一个Be-Se构型中制备，使得产生一个对空穴的低势垒。此界面具有很多的硒在末端，这样，在生长含BeTe层时在材料过渡层上在禁带内产生电子能态，并且可以在界面上导致一个费米能级锁定(Fermi-Level-Pinning)。
在含BeTe层上可以淀积一个含ZnTe层，此层为p型导电并且其厚度在1nm和500nm之间。
图12a和12b示出图11a以及图11b接触结构能简化能带图。在这些图中示出了在金属和一个含ZnSe层之间的界面附近包括一个薄的、用受主重掺杂的层的区域(图12a)以及在含BeTe材料23和含ZnSe材料层21，22之间的界面附近包括一个薄的、用受主重掺杂的层的区域(图12b)。通过在此重掺杂层的高受主浓度(在图12a和12b中在价带边缘具有高密度δNA-的受主能态是通过一个灰色区域表示的)将在半导体中的费米能级EF引入价带。留下来的势垒Eb可以由空穴隧道穿透，如果隧道势垒的宽度(在图12b中的区域22)很小的活。
在层23中(图11a和11b)最小的面电荷密度可以用δp＝δNA-≥(εEb)/(ed)给出。重掺杂层23的厚度d[m]，如在图11a和11b的实施方案中所示，和受主的表面掺杂δp(面电荷密度＝sheet chargedensity[cm-2])的关系示于图13中。在对图13的计算中假定ε/ε0＝8.5并且空穴的有效质量为m*/m0＝0.7。优先选择尽量小的厚度d，因为这样可以显著减小接触电阻。对接触电阻(contact resistance[Ωcm-2])的估计同样示于图13中。
在按照图11a或11b的本发明接触结构的一个实施例中，按照图13所示的关系对于d＝30和势垒Eb＝0.4eV在层23中引入了大于5×1012cm-2的面掺杂，在厚度d＝10中约需要2×1013cm-2面电荷，这可以通过含Te材料的δ掺杂，特别是在层3上的BeTe加以实现。
按照图12b，在隧道结构中对接触电阻的估计在空穴势垒不同数值下由图13给出。通过将在含BeTe层和含ZnSe层之间的价带跃变由1.2eV减小到约0.4eV可以显著减小接触电阻，其中值得注意的是小的接触电阻只有较低势垒下在厚度d约小于35的情况下获得，在此区域的面电荷密度应大于5×1012cm-2。在通常势垒大于1.2eV的情况下需要很高的面电荷密度，而这样高的面电荷密度用所使用的材料是不能实现的。
上述实施方案在II-VI半导体光电子器件中的应用在图14和图15中，例如借助于两个激光或发光二极管的层结构示出。
在图14中示出了一个半导体本体101，其中，在半导体衬底102上制作了一个适于产生光的器件结构，此结构由有源区103构成，它可以作为量子阱(QW)或超晶格(SL)或多量子阱(MQW)或量子点结构形成。此有源区埋入半导体垫垒层104(具有第一导电类型)和105(具有第二导电类型)，这些层要比有源层103具有更大的禁带宽度。与层序列105，103，104相邻的是一个第1导电类型的屏蔽层(Mantelschicht)106和一个第2导电类型的屏蔽层107，这两层具有比层103，104，105较小的折射率。此器件结构经一个缓冲层108与具有第2导电类型的衬底102连接。在与衬底102相对的有源层103一侧，在第1导电类型的外屏蔽层106上安置了一个接触层109。电连接可以通过在层109表面的金属接触110，和例如在衬底102背面安置的金属接触111进行。
根据本发明，制作在上屏蔽层106上的接触层109可以作为多层结构实施，此层特别是包括含ZnSe和含BeTe材料。作为层109结构的特征是本发明接触结构的特征，如在对图5a、5b、8、11a和11b所示实施方案的讨论中给出的那样。
在采用特别是含硒或ZnSe的p型导电的屏蔽层106上的接触层109时，在本发明接触层序列109中，在层109的层序列内的含ZnSe基本层朝向屏蔽层106，并且含碲或BeTe的接触层朝向金属接触层110。
在图14所示半导体本体101的一个优先实施方案中衬底102由n型导电的GaAs构成，在此衬底上用分子束外延方法制备上一个n型导电的GaAs或InGaAs缓冲层108。有源区103宽度在500和15之间，并且例如由BeZnCdSe，ZnCdSSe或一个具有给定周期小于100的ZnSe/BeTe超晶格构成，其中，通过选择各ZnSe和BeTe层的层厚可以调整激光或发光二极管的发射波长。此有源区也可以作为量子点结构用例如含CdSe的量子点在一个ZnSe或BeMgZnSe矩阵中或另外一种材料中构成。作为波导层104和105(厚度约20nm至200nm)可以采用BeZnSe或ZnSSe，按如下方式，即在层104和105上的混晶的晶格与衬底晶体相比晶格失配小于0.1％。在层106和107中例如可以采用BeMgZnSe或ZnMgSSe或具有特定周期的一个BeMgZnSe/BeTe，ZnMgSSe/ZnSe或一个BeMgZnSe/ZnSe超晶格，按如下方式，即在层106和107上的混晶的晶格与衬底晶体相比晶格失配小于0.1％。对层104、106和109进行p型掺杂例如可以采用等离子体激活的氮。作为在层105和107中的施主例如可以应用I，Cl，Br或Al。层108例如可以用Si进行n型导电掺杂。金属接触110可以由Pd/Pt/Au构成，接触111例如可以由Au/Ge或In构成。
在图15中示出了一个半导体本体101，其中在半导体衬底102上制作了一个适于产生光的器件结构。此结构由一个有源区103构成，此有源区可以作为量子阱或超晶格或多量子阱或作为量子点结构形成。此有源区插入在半导体势垒层104(具有第2导电类型)和105(具有第1导电类型)，这两层具有比有源层103较大的禁带宽度。与此层序列105，103，104相邻的是一个具有第2导电类型的屏蔽层106和具有第1导电类型的屏蔽层107，这两个屏蔽层与层103、104和105相比具有较小的折射率。此器件结构经一个缓冲层108与具有第1导电类型的衬底102连接。与此衬底102相邻，在衬底和具有第一导电类型的屏蔽层107之间安置了一个接触层109。导电连接可以通过一个在层106表面附近或在一个接触层上的金属接触110和一个例如在衬底102背面安置的金属接触111进行。
按照本发明，在衬底102或缓冲层108和屏蔽层107之间安置的接触层109具有多层结构，此结构特别是包括含ZnSe和含BeTe材料。作为层109结构的特征是本发明接触结构的特征，如同在对图5a，5b，8，11a和11b所示实施方案所进行的讨论中所给出的那样。
在应用接触层109时，此层在一个p型导电衬底102和一个p型导电屏蔽层107之间，此屏蔽层特别包含硒或ZnSe，在本发明接触层序列中，含ZnSe的基本层在层109的层序列内与屏蔽层107相对并且含碲或BeTe接触层与p型导电的衬底102或缓冲层108相对。
在图15所示半导体本体101的一个优先实施方案中，衬底102由p型导电的GaAs构成，在此衬底上采用分子束外延方法制作一个p型导电的GaAs或InGaAs缓冲层108。有源区厚度在500和15之间并且例如由BeZnCdSe，ZnCdSSe或一个具有特定周期小于100的ZnSe/BeTe超晶格构成，其中，通过选择各ZnSe和BeTe层的层厚可以调整激光或发光二极管的发射波长。作为波导层104，105(厚度约20nm至200nm)可以采用BeZnSe或ZnSSe，以如下方式，即在层104和105中混晶的晶格与衬底晶体晶格相比晶格失配小于0.1％。在层106和层107中例如可以采用BeMgZnSe或ZnMgSSe或具有特定周期的一个BeMgZnSe/BeTe；ZnMgSSe/ZnSe或一个BeMgZnSe/ZnSe超晶格，以如下方式，即在层106和107中混晶的晶格与衬底晶体晶格相比晶格失配小于0.1％。对于层105，107和109的p型掺杂例如可以采用等离子体激活的氮。作为在层104和106中的施主例如可以采用I、Cl、Br或Al。层108例如可以用Si进行n型导电掺杂。金属接触110可以由Ti/Pt/Au或Al构成，接触111例如可以由Au/Zn或In构成。
借助于这些实施例，结合本发明接触结构和器件，对本发明界面制备的方式和方法以及对各层的类型和功能所作的说明当然不应理解为本发明仅限于这些实施例。本发明接触结构可以在发射管、探测器，在具有多极控制的有源和无源器件中由在II-VI、III-V和元素半导体构成的衬底如ZnSe，CdZnTe，CdTe，GaAs，InAs，GaP，Si，Ge和其它元素上的II-VI半导体构成，其中，一个本发明接触层序列可以用于形成相对于表面的欧姆接触以及器件与导电或非导电衬底的电连接。本发明接触结构也可以在含CdTe，CdSe，MuTe，MgTe，ZnTe，BeTe，ZnS，BeS，BeSe和ZnSe，ZnO，SrSe，BaSe，SrTe，BaTe，SrS，BaS层的基础上用于II-VI半导体层的过渡层。
权利要求
1.II-VI半导体器件(101)，在此器件上在一个层序列(109)内至少有一个由一个含BeTe的半导体层(2)向一个含Se半导体层(1)的过渡层，并且在含BeTe半导体层(2)和含Se半导体层(1)之间的界面是这样制备的，即形成一个Be-Se构型。
2.根据权利要求1所述II-VI半导体器件，其特征在于，在此器件上对空穴的势垒小于0.4eV。
3.根据权利要求1或2所述II-VI半导体器件，其特征在于，在此器件上在含Se(1)和含BeTe层(2)之间制作了一个过渡层(3)，此过渡层由具有组分逐步变化的合金构成。
4.根据权利要求3所述II-VI半导体器件，其特征在于，在此器件上逐步变化的合金由数字逐步变化合金(6，7)形成。
5.根据权利要求3或4所述II-VI半导体器件，其特征在于，在此器件上在含Se层(1)和逐步变化或数字逐步变化合金层之间至少加入一个用受主δ掺杂的层(4)。
6.根据权利要求3至5其中之一所述II-VI半导体器件，其特征在于，在逐步变化或数字逐步变化合金层和含BeTe层(2)之间至少加入一个用施主δ掺杂的层(5)。
7.根据权利要求1至6其中之一所述II-VI半导体器件，其特征在于，在含Se层(1)中，在距含BeTe层(2)和含Se层(1)之间的界面一定间距处至少加入一个因受主掺杂的层(15)。
8.根据权利要求1至7其中之一所述II-VI半导体器件，其特征在于，在含BeTe层(2)中，在距含BeTe层(2)和含Se层(1)之间的界面一定间距处至少加入一个用施主掺杂的层(16)。
9.根据权利要求1至8其中之一所述制造II-VI半导体器件的方法，其特征在于，在外延生长含Se层时以Se覆盖终结或开始和/或生长Se在富Se条件下进行。
10.根据权利要求9所述方法，其特征在于，在生长含BeTe层之前在含Se层的表面上给出一个Se流。
11.根据权利要求9所述方法，其特征在于，Be-Se构型是这样制备的，即含Se层的生长是在富Se条件下进行。
全文摘要
Ⅱ－Ⅵ半导体器件,在此器件上在一个层序列内,至少有一个由含BeTe半导体层向含Se半导体层的过渡层,并且在含BeTe半导体和含Se半导体层之间的界面是这样制备的,即形成一个Be－Se构型。
文档编号H01L29/43GK1262787SQ98807030
公开日2000年8月9日 申请日期1998年7月9日 优先权日1997年7月9日
发明者F·菲舍尔, A·瓦尔格, T·巴隆, G·兰德维尔, T·利茨, G·罗伊舍尔, M·凯姆, U·策恩德, H·P·斯坦吕克, M·纳格斯特拉瑟尔, H·J·卢戈尔 申请人:西门子公司