专利名称：在静电放电期间减少寄生双极效应的电路和方法
技术领域：
本发明一般涉及电路，更特别地，涉及在静电放电期间减少寄生双极效应的一个电路和方法。
当一个集成电路所遭受的电压比这个集成电路的设计电压高时，这个集成电路可能被损坏。从例如一个机械芯片载体，一个塑料芯片保存装置，或者甚至一个人的静电放电(“ESD”)可以产生比这个集成电路的设计电压高许多倍的电压。例如，典型的人体可以提供高达4千伏的静电放电电压。对工作电压小于，例如5伏的集成电路来说，这种高电压的一个静电放电是毁坏性的。
为了保护内部电路不遭受高电压的毁坏，或者ESD事件的毁坏，一般在这个内部电路结构和这个集成电路的输入/输出(“I/O”)脚之间利用了保护电路。在ESD事件中可以促使电路失效的一个机制是称作“双极快速反向”的一个现象。
图1以部分原理图的形式和部分横切面视图的形式，显示了根据现有技术的一个N沟道金属氧化物半导体(MOS)晶体管和一个内在的寄生双极晶体管。如图1所显示的，一个NPN双极晶体管器件形成在这个P型衬底上，这个P型衬底具有连接到源极的一个发射极，连接到漏电极的一个集电极，和与一个N沟道MOS晶体管的衬底相连的一个基极。在图1中，这个衬底结和这个源极被显示为连接到地，而漏电极连接到一个I/O盘。这个I/O盘被显示为接收一个正的ESD事件。
在双极快速反向期间，由连接到这个焊盘(集电极)的一个n+扩散和连接到地(发射极)的一个n+扩散形成的这个寄生双极器件可以通过这个称作“Rsub”的内在衬底电阻而产生的一个自偏置机制来传导大量的ESD放电电流。这个自偏置产生于集电极/基极(即n+盘到p衬底)扩散层的雪崩效应，其中在这个集电极/基极扩散层产生了雪崩电子-空穴对。这个雪崩产生源在图1中图示为电流源IGEN，这表示衬底(空穴)电流。从这个效应产生的空穴通过这个内在衬底电阻朝这个衬底结移动，由此在这个晶体管附近产生了衬底电压的一个局部提升。一旦这个电压超过大略0.7伏，就足够对这个寄生器件的基极-发射极结(即n+到p衬底)产生正向偏置，由此将这个器件打开。首先产生寄生双极动作的这个漏电极-源极电压和漏极电流点称作(VT1，IT1)，其中IT1是因为漏电极/衬底结处的雪崩产生而流动的电流。通常，固有地包括在例如一个输出缓冲器的这个N沟道MOS器件中的这个双极器件最容易产生快速反向。这个寄生器件通常是在一个电路遭受一个ESD事件时失效的一个点。
一个众所周知的减轻这个寄生双极问题的方法是增加一个连接在这个N沟道MOS晶体管的漏电极和一个输出脚之间的镇流电阻。这个技术通过均衡地分布任何通过这个NOMS晶体管(或者形成一单个NMOS晶体管的几个指(finger))的放电电流来有助于在电路中双极导通的事件下，确保某些增加的ESD保护方法。增加这个镇流电阻来确保在另一个集电极到发射极的发生故障的电压VT2大于这个集电极到发射极的电压VT1，其中这个电流开始在这个寄生双极晶体管中流动。图2中显示了这个电压VT1和电压VT2之间的关系。
图2显示了图1中这个N沟道晶体管的漏电极电流对漏电极电压的一个图。图2显示了两个曲线。一个曲线显示了一个典型的非自对准硅化物膜技术下，漏电极电流对漏电极到源极电压的关系，另一个曲线显示了一个典型的自对准硅化物膜(salicided)技术下，漏电极电流对漏电极到源极电压的关系。当几个NMOS晶体管(或者形成一单个NMOS晶体管的几个指)用作一个寄生双极器件，这样的一个器件依靠这个内在寄生双极晶体管的“快速反向”电流-电压特性。如上述，在一个特定的集电极-发射极电压VT1下，电流开始流过这个双极晶体管。此后，当这个电流增加时，这个集电极-发射极电压就减少，并且从VT1“快速反向”。当漏电极电压增加时，这个趋势反过来，使当这个电流增加时，这个集电极-发射极电压也增加。最后，这个双极晶体管在另一个特定的集电极到发射极电压VT2出现故障。在一个典型的非自对准硅化物膜技术中，因为这个晶体管的导通电阻很高(即，图2中这条线的斜率不陡)，所以VT2通常比VT1高。在一个典型的自对准硅化物膜技术中，因为这个自对准硅化物膜的源极/漏电极扩散的作用是降低这个器件的有效串联电阻(即，图2中这条线的斜率更陡)，所以VT2通常比VT1低。在任何一种技术中，通过以一个镇流电阻的形式增加串联电阻，可以控制VT2比VT1高。这可以保证这个第一NMOS晶体管(或者这个NMOS晶体管的指)不会在比打开这个第二NMOS晶体管的这个电压低的一个电压就发生击穿。这又反过来保证这整个器件的故障电流是其各部件的电流总和，而不是快速反向的这第一段的电流。这个出现故障的电流是图2所显示的这个第二击穿电流，IT2。在出现一个ESD事件的期间，这个电流IT2的值不能被超过，否则将对这个器件产生永久的损害。这样，增加这个镇流电阻的动机是使一个给定的晶体管的可用IT2的总数量最大。一般，IT2与一个特定技术的特定制造参数有关，并且对每一个技术来说IT2是不同的。
半导体技术变化的一个整体趋势是每一代新技术都能够减少IT2。这有几个原因，例如使用浅的、自对准硅化物膜源极/漏电极结和在重掺杂p+衬底上使用外延层。除了促进差多指器件中的宽度-缩放(width-scacing)，这个自对准硅化物膜层还消耗了大部分结深度，众所周知，这个现象能够减少这个第二击穿故障电流阈值(IT2)。在先进的技术中，为了防止出现众所周知的闩锁效应，需要在重掺杂p+衬底上使用外延层(外延衬底)。外延衬底有一个很低的衬底电阻，这允许这个衬底电势能够与在整个芯片上的地相连。虽然这对避免闩锁来说是很可取的，它严重地阻碍了寄生双极动作，因为很难均匀地激发和维持双极动作。
当联系后面的图来考虑一个优选实施方式的下述详细描述时，就可以更好地理解本发明，其中图1使用部分原理图和部分横截面图的形式显示了根据现有技术的一个N沟道MOS晶体管和一个内在寄生双极晶体管。
图2显示了图1中这个N沟道MOS晶体管的漏电极电流对漏电极电压的一个图。
图3使用部分原理图和部分横截面图的形式显示了根据本发明的一个ESD电路。
图4使用原理图的形式显示了根据本发明的一个ESD电路。
应理解，为了简单和清晰起见，图中所显示的元件不必要按照实际的尺寸画出来。例如，为了清晰，与其它元件相比，某些元件的尺寸被夸大了。进一步，在认为合适的地方，在这些图中重复标号来表示相应的或者类似的元件。
虽然下面将详细地描述本发明的几个实施方式，但是本发明所有实施方式的共同点在于为了避免这个寄生双极晶体管的基极-发射极电压形成正向偏置，防止这个寄生双极晶体管发生导通，用于增加这个N沟道晶体管的源极电压的一个电路和方法。在先进的半导体技术中，本发明避免产生双极快速反向，因为若一旦超过了VT1(即，VT2＝VT1，和IT2＝IT1)，就会对这个器件产生一个几乎瞬时的破坏。对这些器件来说，一旦已经发生，就不足以改善双极快速反向的效应，因为故障电流IT2是非常低的。相反，对这些技术来说，最好是能够避免快速反向并且注意增加VT1的值，以使在一个ESD放电期间，这个输出缓冲器NMOS器件不快速反向。这与传统的技术极为不同，传统的技术是在快速反向以后，使用众所周知的技术例如镇流来试图控制寄生双极动作。
图3显示了一个实施方式，其中一个相对较小的电阻(26)连接在这个N沟道晶体管(24)的源极与地之间。一个源极注入电流源(32)被用于引导来自一个正的ESD事件的某些ESD电流通过这个小源极电阻，以使这个N沟道晶体管的源极在这个事件中被提升，这样防止这个基极-发射极结形成一个正向偏置，正向偏置会接着促使这个内在的寄生双极装置产生快速反向。这样，通过流过电阻26的这个电流，就在形成于这个晶体管24的源极和p型衬底(阳极)之间的这个二极管的阴极(n+扩散)上产生了一个正的电势。通过调节电阻26的值或者源极注入电流源32的相对强度，可以轻易地控制这个电势的幅度。相反地，由晶体管24的n+源极扩散形成的二极管的这个阳极(衬底)的这个电势由这个雪崩产生率和有效衬底电阻来控制，这一般很难独立于其它制造参数来设计。这样，通过使用所描述的发明，可以使用一个不改变或者影响其它物理或者电气参数的方式来控制快速反向，这些物理或者电气参数在其它制造过程中是需要的。
下面参考图4详细地描述本发明的一个特定实施方式。
图4使用原理图的形式显示了根据本发明的一个输出缓冲器电路20。输出缓冲器电路20是具有ESD保护的一个输出缓冲器电路，并且包括P沟道晶体管22，N沟道晶体管24，电阻26，焊盘30，一个源极注入电流源32，ESD轨道钳位电路(rail clamp)46，和二极管48，这个源极注入电流源进一步包括一个源极注入偏置电路33和一个源极注入器晶体管34。P沟道晶体管22和N沟道晶体管24一起形成一个输出缓冲器电路。所显示的P沟道晶体管22有连接在它的漏电极和阱之间的内在二极管28。P沟道源极注入器晶体管34有与焊盘30相连的一个源极，一个栅极，和与电阻26的一端相连的一个漏电极。P沟道源极注入器晶体管34的这个栅极被这个源极注入偏置电路33偏置。
源极注入偏置电路33包括P沟道晶体管36和38，电阻40和44，和N沟道晶体管42。P沟道晶体管36具有连接到VDD的一个栅极，连接到焊盘30的第一源极，和第二漏电极。P沟道晶体管38具有连接到被标识为VDD的一个正电源供应电压端的一个源极，连接到地的一个栅极，和一个漏电极。电阻40具有连接到P沟道晶体管38的漏电极的第一端，和第二端。N沟道晶体管42具有连接到电阻40的第二端的漏电极，连接到P沟道晶体管36的这个第二漏电极的栅极，和连接到VSS的源极。电阻44具有连接到N沟道晶体管42的这个栅极的第一端，和连接到标识为VSS的地的第二端。ESD轨道钳位电路46和二极管48连接到VDD和VSS之间。ESD轨道钳位电路46可能是包括电路20的集成电路的内在电容，或者可能是在一个ESD事件中，用于在VDD和VSS之间提供一个放电路径的一个有源钳位电路。当VSS比VDD高一个二极管的电压降(Vd)时，二极管48导通电流。
在这个输出缓冲器电路的正常操作期间，晶体管22和24的栅极被图4所没有显示的内部电路偏置，这促使P沟道晶体管22或者N沟道晶体管24(根据需要)驱动焊盘30到所需电压。源极注入偏置电路33将源极注入器晶体管34变为一个非导通状态来使电流泄漏最小。P沟道晶体管36基本上是不导通的，这促使N沟道晶体管42的栅极电压变低，并且促使晶体管42变为不导通。这反过来促使电阻40的这个第二端上的电压是足够地高，以促使P沟道源极注入器晶体管34基本上是不导通的。
在一个正的ESD事件中，或者其它高电压事件中，源极注入偏置电路33将P沟道源极注入器晶体管34维持在一个导通状态。然后，P沟道源极注入器晶体管34用作一个电流源。当焊盘30上的电压超过比VDD高的一个阈值电压降时，P沟道晶体管36变为导通，这促使一个相对较高的电压被提供到N沟道晶体管42的栅极。然后，N沟道晶体管42变为导通，这促使P沟道晶体管34的栅极被拉低，这促使源极注入器P沟道晶体管34变为导通。某些ESD电流是从焊盘30，通过P沟道源极注入器晶体管34和电阻26传导到VSS的。剩余的ESD事件电流通过P沟道晶体管22的内在二极管流动到VDD，然后经过ESD轨道钳位电路46流动到VSS。
通过促使某些ESD电流流过源极注入器晶体管34和电阻26，N沟道晶体管24的源极电压被增加了，这样增加了内在双极晶体管(如图1和图3所显示的)的发射极电压，这防止了内在双极晶体管变为导通。这增加了在一个ESD事件期间可以被建立的焊盘电压，使之超出通常会出现快速反向的一个电压。如上所述，快速反向特别是对使用先进的、自对准硅化物膜技术的集成电路具有破坏性。
这个电阻26的阻值的上限由电阻26对N沟道晶体管24所产生的导通延迟的长度决定。因为这个衬底电势不能增加到很高(因为这个衬底连接到地)，N沟道晶体管24的源极上的一小电压就足够防止这个寄生双极器件导通。N沟道晶体管24的源极的电压仅需要比这个衬底电压高一个二极管的电压降，就能够防止产生双极快速反向。在所显示的实施方式中，所实现的电阻26的阻值大约是10欧姆或者更少。
在一个替代实施方式中，不是使用源极注入偏置电路33，而是将P沟道源极注入器晶体管34的栅极直接连接到VDD。虽然这个方法仍然允许源极注入器晶体管34将电流注入到电阻26，当VDD开始随这个焊盘30而上升时，电流的数量将减少。这促使源极注入器晶体管34的源极到栅极电压幅度下降从而不再对这个器件形成偏置。但是，使用源极注入偏置电路33的一个优点是如果VDD开始随焊盘30一起移动时，能够维持足够使P沟道源极注入器晶体管34高度导通的一个源极对栅极电压，这是因为晶体管36仅需要提供很小的电流到电阻44来促使电阻44上的电压降超过N沟道晶体管42的阈值电压。虽然晶体管36仍然对这个去偏置效应很敏感，但是可以轻易地调节这个电阻44的阻值，以使这个N沟道晶体管42仍然处于导通，以确保晶体管34的这个栅极电压能够足够地低，来促使P沟道源极注入器晶体管34保持高度导通。
电阻26以及由源极注入器晶体管34和源极注入器偏置电路33所形成的这个电流源32的使用能够大大地扩展这个缓冲器电路在产生击穿以前的这个ESD的范围，这使这个ESD保护电路在器件出现故障以前具有更大的富余度。
虽然在一个优选实施方式中已经描述了本发明，但是该领域的技术人员很清楚，可以使用很多的方法来修改本发明，并且可以提出许多与具体提到的和上述实施方式不同的实施方式。所以，应注意，后附权利要求书包括了所有处于本发明的真正范围内的、对本发明的修改。
权利要求
1.一个半导体器件，其特征是包括一个端；具有连接到这个端的第一节点，和第二节点的一个电流源，用于对这个端上的一个静电放电(ESD)作出响应，提供一个电流；一第一电阻元件，具有连接到一第一电压参考节点的第一节点，和连接到这个电流源的这个第二节点的第二节点；和一第一晶体管，具有一个控制电极，连接到这个端的第一电流电极，和连接到这个电流源的这个第二节点的第二电流电极。
2.如权利要求1的这个半导体器件，其中这个电流源进一步的特征是包括一第二晶体管，具有一个控制栅极，连接到这个电流源的第一节点的第一电流电极，和连接到这个电流源的第二节点的第二电流电极。
3.如权利要求2的这个半导体器件，其中这个电流源进一步的特征是包括一个包括一第三晶体管的反馈电路，该第三晶体管具有连接到这个电流源的这个第一节点的控制电极，连接到第一电压参考节点的第一电流电极，和连接到第二晶体管的控制电极的第二电流电极。
4.对一个半导体器件的一个晶体管进行偏置的一个方法，这个方法的特征是包括步骤检测在这个晶体管的第一电流电极上的高电压事件；和对检测这个高电压事件的步骤作出响应，对这个晶体管的一第二电流电极进行偏置，其中对这个第二电流电极进行偏置是用于防止与这个晶体管相关的一个p-n结形成正向偏置。
5.一个半导体器件，其特征是包括一个焊盘；一个N型的晶体管，这个N型晶体管具有一个控制节点，连接到这个焊盘的第一电流电极，和第二电流电极；一个P型的晶体管，这个P型晶体管具有一个控制节点，连接到第一电压参考端的第一电流电极，连接到这个N型晶体管的这个第一电流电极的第二电流电极；和一电压源，具有一个连接到这个N型晶体管的第二电流电极的用于提供一个电压的输出节点，和一个连接到这个焊盘的、用于控制这个电压源的输出节点的电压值的输入节点。
6.如权利要求5的这个半导体器件，其中这个电压源的进一步特征是包括一第一电阻元件，具有连接到这个电压源的输出节点的第一节点，和连接到第二电压参考端的第二节点；和一电流源，具有连接到这个电压源的这个输入节点的第一节点，和连接到这个电压源的这个输出节点的第二节点。
7.如权利要求6的这个半导体器件，其中这个电流源的特征是包括一第一导通类型的第一晶体管，具有连接到这个第一电压参考端的一个控制节点，连接到这个焊盘的第一电流电极，和第二电流电极；一第一导通类型的第二晶体管，具有一个控制节点，连接到这个焊盘的第一电流电极，和连接到这个电压源的这个输出节点的第二电流电极；一第二导通类型的第三晶体管，具有连接到这个第一晶体管的这个第二电流电极的一个控制节点，连接到这个第二晶体管的这个控制电极的第一电流电极，和连接到这个第二电压参考端的第二电流电极；和一第二电阻元件，具有连接到这个第三晶体管的这个控制节点的第一节点，和连接到这个第二电压参考端的第二节点。
8.如权利要求7的这个半导体器件，其中这个电流源的特征是包括一第一导通类型的第一晶体管，具有连接到这个第一电压参考端的一个控制节点，连接到这个焊盘的第一电流节点，和连接到这个电压源的这个输出节点的第二电流电极。
9.一个半导体器件，其特征是包括一个用于检测一个高电压静电放电(ESD)事件的装置；和一个用于对一个p-n结进行偏置的装置，用来防止当这个装置检测这个高电压ESD事件时这个p-n结被正向偏置。
全文摘要
一种电路(20)包括一个电阻(26)和一个电流源(32),用于增加这个N沟道晶体管的源极电压,以避免这个寄生双极器件的基极－发射极电压被正向偏置来防止这个寄生双极器件发生导通。在一个实施方式中,一个相对较小的电阻(26)连接在一个N沟道晶体管(24)的这个源极和地之间。这个电流源(32)被用于引导某些来自一个正ESD事件的ESD电流通过这个小源极电阻(26),以使在这个事件中这个N沟道晶体管(24)的源极电压增加,这样防止这个寄生双极器件快速反向。
文档编号H01L27/04GK1256516SQ9912097
公开日2000年6月14日 申请日期1999年11月29日 优先权日1998年11月30日
发明者杰里米·C·史密斯 申请人:摩托罗拉公司