一种具有更高介电常数的mos结构及其制备方法
【技术领域】
[0001]本发明涉及一种具有更高介电常数的MOS结构及其制备方法，属于半导体技术领域。
【背景技术】
[0002]Hf基高介电常数栅介质材料在集成电路45nm及以下的技术节点中已替代了传统的二氧化硅得到广泛应用。目前，业界广泛采用的Hf基高K栅介质材料(主要是HfS1N)的介电常数通常不超过20。而随着集成电路工艺的进一步发展，在14nm及以后的技术节点中，这样的K值也将不能满足应用的需要。因此，寻求一种具有更高介电常数(K>30)的栅介质材料已经成为当前研究的热点。
[0003]过渡金属氧化物如Ti02、Ta205以及稀土氧化物La2O3，具有很高的介电常数。然而较高的介电常数通常会导致过小的带隙，进而导致极大的漏电流；同时，T12在Si衬底上也并不稳定。向La2O3及HfO2的复合氧化物中掺入少量的过渡金属氧化物，将三者的优异特性结合起来，那么就可以在提高介电常数的同时保持较好的热稳定性、界面特性以及较低的漏电流。
【发明内容】
[0004]本发明的目的在于提供一种具有更高介电常数的MOS结构，该MOS结构具有更高介电常数的同时，其漏电流密度小。
[0005]本发明的另一目的在于提供一种所述MOS结构的制备方法。
[0006]为实现上述目的，本发明采用以下技术方案:
[0007]—种具有更高介电常数的MOS结构，包括半导体衬底、在半导体上沉积的栅介质薄膜、以及采用物理气相沉积法沉积的金属栅电极，其中的栅介质薄膜为铪基多元氧化物HfLaT1x 或 HfLaTaOx。
[0008]所述铪基多元氧化物中T12或Ta2O5掺杂的质量比为2%?10%。
[0009]所述栅介质薄膜为非晶形态。
[0010]所述半导体衬底可以为S1、InP> Ge> GaAs> InGaAs> SOI等。
[0011]所述金属栅电极为Pt、W、TiN, TaN或其组合。
[0012]所述栅介质薄膜的沉积方法可以为物理气相沉积、化学气相沉积法或原子层沉积方法。
[0013]所述栅介质薄膜的介电常数为30?56，当该栅介质层薄膜的物理厚度为6nm时，在栅压为-1伏下，MOS结构的漏电流密度小于等于KT6A / cm2。
[0014]一种所述MOS结构的制备方法，包括以下步骤:
[0015](I)清洗半导体衬底，去除表面的有机污染物、微尘、金属离子及氧化层；
[0016](2)采用物理气相沉积、化学气相沉积法或原子层沉积方法向半导体衬底上沉积栅介质薄膜；
[0017](3)采用物理气相沉积法向栅介质薄膜上沉积金属栅电极，得到MOS结构。
[0018]本发明的优点在于:
[0019](I)本发明的MOS结构中栅介质薄膜为非晶态，结构稳定。
[0020](2)本发明的MOS结构具有较小的漏电流密度和更高的介电常数，栅介质薄膜的介电常数约为30?56，当该栅介质层薄膜的物理厚度为6nm时，在栅压为I伏下，MOS结构的漏电流密度小于等于10_6A / cm2。
[0021](3)本发明的MOS结构的制备方法简单，重复性好。
【附图说明】
[0022]图1为本发明实施例1所制备的MOS结构的高频电容-电压(C-V)曲线图。
[0023]图2为本发明实施例1所制备的MOS结构的漏电流性能(1-V)的曲线图。
[0024]图3为本发明实施例2所制备的MOS结构的高频电容_电压(C-V)曲线图。
[0025]图4为本发明实施例2所制备的MOS结构的漏电流性能(I_V)的曲线图。
[0026]图5为本发明实施例3所制备的MOS结构的高频电容_电压(C-V)曲线图。
[0027]图6为本发明实施例3所制备的MOS结构的漏电流性能(I_V)的曲线图。
【具体实施方式】
[0028]以下通过实施例对本发明作进一步说明。
[0029]实施例1
[0030]一种具有更高介电常数的MOS结构的制备方法，具体步骤如下:
[0031](I)准备衬底:采用标准RCA (Rad1 Corporat1n ofAmerican)清洗工艺清洗电阻率为2?5Ω * cm的单晶n-Si基片，放入磁控溅射设备中，作为沉积薄膜的衬底材料；
[0032](2)磁控溅射成膜:在磁控溅射设备中放入纯度大于99.9%的LaHfOx陶瓷靶材和Ti金属靶材，将磁控溅射设备抽至高真空2 X 10_4pa，按O2与Ar的流量比为5: 20通入混合气体，气压为2.5Pa, LaHfOx (La / Hf摩尔比为1:1)和Ti的溅射功率分别为60W和10W,将LaHfOx陶瓷靶材和Ti金属靶材预溅射15min，对LaHfOx陶瓷靶材和Ti金属靶材进行磁控共溅射，在单晶Si基片上沉积形成厚度为4nm的非晶HfLaT1薄膜；其中Ti / (Hf+La)的原子比为2%。
[0033](3)制作MOS结构:将磁控溅射设备抽至高真空10_4Pa，通入氩气，气压为IPa，W的溅射功率为60W，通过直径为100 μ m的金属掩模模板，在上述非晶薄膜上沉积150nm厚的W作为金属栅电极，从而得到MOS结构。
[0034](4)MOS结构的电性能测量:在衬底单晶Si基片的背面，采用射频磁控溅射沉积技术，沉积厚度为10nm的金属Ag，作为MOS结构的背电极。电性能测量采用Keithley4200半导体测试仪，测试时，栅极接gate端,背电极接地,测试采用voltage sweep模式,栅压的范围由-3V至+3V，步进为0.1V。测量电容特性时频率设置为1MHz。图1是MOS结构的电容-电压特性曲线，图2是MOS结构的漏电流-电压特性曲线。从图中可见，栅压IV时MOS结构的漏电流密度小于等于10_6A / cm2。
[0035]实施例2
[0036]一种具有更高介电常数的MOS结构的制备方法，具体步骤如下:
[0037](I)准备衬底:采用标准RCA清洗工艺(工艺流程同实施例1)清洗电阻率为2?5Ω.cm的单晶n-Si基片，放入原子层沉积设备(ALD设备)，作为沉积薄膜的衬底材料；
[0038](2)原子层沉积法成膜:在反应室中通入Hf源(TEMAH-Hf(NC2H5CH3)4)与Ti源(TiCl4)及La源(La(thd)3)，氧化剂采用H2O,分别逐层沉积以形成一个或多个沉积循环层，每个循环层包括6个循环的Hf、4个循环的La以及I个循环的Ti，在半导体衬底上形成6nm厚的非晶HfLaT1薄膜。其中Ti / (Hf+La)的原子比为9%。
[0039](3)制作MOS结构:在另一台ALD设备的反应室中通入Ti源(TiCl4)，使用NH3作为N源，在HfLaT1薄膜上沉积形成TiN栅电极。
[0040](4)MOS结构的电性能测量:在衬底单晶Si基片的背面，采用射频磁控溅射沉积技术，沉积厚度为10nm的金属Al,在400°C下N2+H2混合气氛中进行20min的合金化处理,作为MOS结构的背电极。电性能测量采用Keithley4200半导体测试仪，测试时，栅极接gate端，背电极接地，测试采用voltage sweep模式,栅压的范围由-3V至+3V,步进为0.1V。测量电容特性时频率设置为IMHz。图3是MOS结构的电容-电压特性曲线，图4是MOS结构的漏电流-电压特性曲线。
[0041]实施例3
[0042]一种具有更高介电常数的MOS结构的制备方法，具体步骤如下:
[0043](I)准备衬底:采用标准RCA (Rad1 Corporat1n ofAmerican)清洗工艺清洗电阻率为2?5Ω * cm的单晶n-Si基片，放入磁控溅射设备中，作为沉积薄膜的衬底材料；
[0044](2)磁控溅射成膜:在磁控溅射设备中放入纯度大于99.9%的LaHfOx陶瓷靶材和Ta金属靶材，将磁控溅射设备抽至高真空2 X 10_4Pa，按O2与Ar的流量比为5: 20通入混合气体，气压为2.5Pa, LaHfOx (La / Hf摩尔比为1:1)和Ta的溅射功率分别为60W和15W,将LaHfOx陶瓷靶材和Ta金属靶材预溅射15min，对LaHfOx陶瓷靶材和Ta金属靶材进行磁控共溅射，在单晶Si基片上沉积形成厚度为4nm的非晶HfLaTaO薄膜；其中Ta / (Hf+La)的原子比为3%。
[0045](3)制作MOS结构:将磁控溅射设备抽至高真空10_4Pa，通入氩气，气压为IPa，W的溅射功率为60W，通过直径为100 μ m的金属掩模模板，在上述非晶薄膜上沉积150nm厚的W作为金属栅电极，从而得到MOS结构。
[0046](4)MOS结构的电性能测量:在衬底单晶Si基片的背面，采用射频磁控溅射沉积技术，沉积厚度为10nm的金属Ag，作为MOS结构的背电极。电性能测量采用Keithley4200半导体测试仪，测试时，栅极接gate端,背电极接地,测试采用voltage sweep模式,栅压的范围由-3V至+3V，步进为0.1V。测量电容特性时频率设置为1MHz。图5是MOS结构的电容-电压特性曲线，图6是MOS结构的漏电流-电压特性曲线。
【主权项】
1.一种具有更高介电常数的MOS结构，其特征在于，包括半导体衬底、在半导体上沉积的栅介质薄膜、以及采用物理气相沉积法沉积的金属栅电极，其中的栅介质薄膜为铪基多元氧化物 HfLaT1x 或 HfLaTaOx。
2.根据权利要求1所述的具有更高介电常数的MOS结构，其特征在于，所述铪基多元氧化物中T12或Ta2O5掺杂的质量比为20Z0?10%。
3.根据权利要求1或2所述的具有更高介电常数的MOS结构，其特征在于，所述栅介质薄膜为非晶形态。
4.根据权利要求1或2所述的具有更高介电常数的MOS结构，其特征在于，所述半导体衬底为 S1、InP, Ge, GaAs, InGaAs 或 SOI。
5.根据权利要求1或2所述的具有更高介电常数的MOS结构，其特征在于，所述金属栅电极为Pt、W、TiN, TaN或其组合。
6.根据权利要求1或2所述的具有更高介电常数的MOS结构，其特征在于，所述栅介质薄膜的沉积方法为物理气相沉积、化学气相沉积法或原子层沉积方法。
7.根据权利要求1或2所述的具有更高介电常数的MOS结构，其特征在于，所述栅介质薄膜的介电常数为30?56，当该栅介质层薄膜的物理厚度为6nm时，在栅压为-1伏下，MOS结构的漏电流密度小于等于10_6A / cm2。
8.—种权利要求1所述的具有更高介电常数的MOS结构的制备方法，其特征在于，包括以下步骤: (1)清洗半导体衬底，去除表面的有机污染物、微尘、金属离子及氧化层； (2)采用物理气相沉积、化学气相沉积法或原子层沉积方法向半导体衬底上沉积栅介质薄膜； (3)采用物理气相沉积法向栅介质薄膜上沉积金属栅电极，得到MOS结构。
【专利摘要】本发明提供一种具有更高介电常数的MOS结构及其制备方法。该MOS结构包括半导体衬底、在半导体上沉积的栅介质薄膜、以及采用物理气相沉积法沉积的金属栅电极，其中的栅介质薄膜为铪基多元氧化物HfLaTiOx或HfLaTaOx。其制备方法包括以下步骤：(1)清洗半导体衬底，去除表面的有机污染物、微尘、金属离子及氧化层；(2)采用物理气相沉积、化学气相沉积法或原子层沉积方法向半导体衬底上沉积栅介质薄膜；(3)采用物理气相沉积法向栅介质薄膜上沉积金属栅电极，得到MOS结构。本发明的MOS结构中栅介质薄膜为非晶态，结构稳定。本发明的MOS结构具有较小的漏电流密度和更高的介电常数。本发明的MOS结构的制备方法简单，重复性好。
【IPC分类】H01L29-78, H01L21-336, H01L29-06
【公开号】CN104752498
【申请号】CN201310726832
【发明人】屠海令, 杨萌萌, 杜军, 熊玉华, 魏峰
【申请人】北京有色金属研究总院
【公开日】2015年7月1日
【申请日】2013年12月25日