多高度鳍式场效应管基体制备方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种多高度鳍式场效应管基体制备方法。
【背景技术】
[0002]随着集成电路的发展，器件尺寸越来越小，集成度越来越高。随着半导体器件特征尺寸的不断减小，传统的平面半导体制造技术已经无法使用，目前鳍式场效应管在小尺寸领域被广发使用。
[0003]在模拟电路中如读出放大器和SRAM单元等，对晶体管的沟道宽度非常敏感，不同的电路性能需要调整沟道宽度来实现。而在鳍式场效应管(FinFET)结构中，鳍片的高度决定了沟道面积的大小，而传统的鳍式场效应管制造工艺只能制造相同高度的鳍片结构。
[0004]因此，需要一种多高度的鳍式场效应管的制造方法，以制造出具有不同鳍片高度的鳍式场效应管结构。
【发明内容】
[0005]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够制造出具有不同鳍片高度的多高度鳍式场效应管基体制备方法。
[0006]为了实现上述技术目的，根据本发明，提供了一种多高度鳍式场效应管基体制备方法，包括:提供半导体基体，并且在所述半导体基体上掺杂外延生长半导体外延层；图案化蚀刻部分地去除半导体外延层，留下部分半导体外延层；形成氧化物层以覆盖半导体基体；在所述氧化物层上覆盖图案化掩膜层，所述图案化掩膜层包括处于留下的部分半导体外延层上方的第一掩膜图案，以及不处于留下的部分半导体外延层上方的第二掩膜图案；利用图案化掩膜层来第一次蚀刻氧化物层，并且在半导体外延层处停止所述第一次蚀刻；以图案化掩膜层和残留的氧化物层为掩膜，蚀刻留下的部分半导体外延层，仅留下第一掩膜图案下方的外延层部分，使得刻蚀停止于半导体基体；利用图案化掩膜层来第二次蚀刻残留的氧化物层，所述第二次蚀刻停止于半导体基体；以图案化掩膜层为遮掩，蚀刻半导体基体，从而在第一掩膜图案和第二掩膜图案下方分别形成第一半导体基体鳍部和第二半导体基体鳍部；以及去图案化掩膜层和剩余的氧化物层，从而形成多高度鳍式场效应管基体结构。
[0007]优选地，在多高度鳍式场效应管基体结构中，第一半导体基体鳍部及其上面的留下的部分半导体外延层形成了第一高度的鳍，而第二半导体基体鳍部单独地形成了第二高度的鳍。
[0008]优选地，所述半导体基体为单晶硅。
[0009]优选地，半导体外延层的掺杂方式是锗掺杂外延生长方式。
[0010]优选地，半导体外延层的掺杂方式是碳掺杂外延生长方式。
[0011 ] 优选地，氧化物层的材料为氧化硅。
[0012]优选地，图案化掩膜层的材料是氮化硅。
[0013]优选地，图案化掩膜层的材料是光阻。
[0014]本发明可以利用掺杂外延层与半导体基体的蚀刻速度的差异性，进行多次蚀刻，形成多高度的鳍形半导体基体结构，同时还可以利用外延层的高度来精确控制鳍形沟道的高度差。
【附图说明】
[0015]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0016]图1至图9示意性地示出了根据本发明优选实施例的多高度鳍式场效应管基体制备方法的各个步骤。
[0017]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0018]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0019]图1至图9示意性地示出了根据本发明优选实施例的多高度鳍式场效应管基体制备方法的各个步骤。
[0020]如图1至图9所示，在具体优选实施例中，根据本发明的多高度鳍式场效应管基体制备方法包括下述步骤:
[0021]提供半导体基体10，并且在所述半导体基体上掺杂外延生长半导体外延层20，如图1所示；
[0022]图案化蚀刻部分地去除半导体外延层20，留下部分半导体外延层21，如图2所示;
[0023]覆盖氧化物层30以覆盖半导体基体，并机械磨平覆盖氧化物层30表面，如图3所示;
[0024]在所述氧化物层上覆盖图案化掩膜层，所述图案化掩膜层包括处于留下的部分半导体外延层21上方的第一掩膜图案41，以及不处于留下的部分半导体外延层21上方的第二掩膜图案42，如图4所示；
[0025]利用图案化掩膜层来第一次蚀刻氧化物层30，并且在半导体外延层21处停止所述第一次蚀刻；如图5所示，第一掩膜图案41和第二掩膜图案42下方的氧化物被保留下来，留下的部分半导体外延层21上方的氧化物层部分中其它部分被完全刻蚀掉，而不处于留下的部分半导体外延层21上方的氧化物层部分中其它部分被刻蚀成与半导体外延层21大致齐平；
[0026]以图案化掩膜层和残留的氧化物层为掩膜，蚀刻留下的部分半导体外延层21，仅留下第一掩膜图案41下方的外延层部分22，刻蚀停止于半导体基体10，如图6所示；
[0027]利用图案化掩膜层来第二次蚀刻残留的氧化物层，所述第二次蚀刻停止于半导体基体，如图7所不；
[0028]以图案化掩膜层为遮掩，蚀刻半导体基体10，从而在第一掩膜图案41和第二掩膜图案42下方分别形成第一半导体基体鳍部11和第二半导体基体鳍部12，如图8所示；
[0029]最后，去图案化掩膜层和剩余的氧化物层，从而形成多高度鳍式场效应管基体结构。
[0030]具体地，如图9所示，在多高度鳍式场效应管基体结构中，第一半导体基体鳍部11及其上面的留下的部分半导体外延层21形成了第一高度的鳍，而第二半导体基体鳍部12单独地形成了第二高度的鳍。
[0031]其中，优选地，所述半导体基体为单晶硅，当然也可以其他合适的半导体材料。
[0032]优选地，半导体外延层20的掺杂方式是锗掺杂外延生长方式。此外，在其它实施例中，优选地，半导体外延层20的掺杂方式是碳掺杂外延生长方式。但是，优选地，半导体外延层20的掺杂方式不仅限于这两种掺杂方式。
[0033]优选地，氧化物层30的材料为氧化硅。优选地，图案化掩膜层的材料是氮化硅。此夕卜，在其它实施例中，优选地，图案化掩膜层的材料也可以是有机物如光阻等。
[0034]本发明可以利用掺杂外延层与半导体基体的蚀刻速度的差异性，进行多次蚀刻，形成多高度的鳍形半导体基体结构，同时还可以利用外延层的高度来精确控制鳍形沟道的高度差。
[0035]需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0036]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种多高度鳍式场效应管基体制备方法，其特征在于包括: 提供半导体基体，并且在所述半导体基体上掺杂外延生长半导体外延层； 图案化蚀刻部分地去除半导体外延层，留下部分半导体外延层； 形成氧化物层以覆盖半导体基体；在所述氧化物层上覆盖图案化掩膜层，所述图案化掩膜层包括处于留下的部分半导体外延层上方的第一掩膜图案，以及不处于留下的部分半导体外延层上方的第二掩膜图案；利用图案化掩膜层来第一次蚀刻氧化物层，并且在半导体外延层处停止所述第一次蚀刻； 以图案化掩膜层和残留的氧化物层为掩膜，蚀刻留下的部分半导体外延层，仅留下第一掩膜图案下方的外延层部分，使得刻蚀停止于半导体基体； 利用图案化掩膜层来第二次蚀刻残留的氧化物层，所述第二次蚀刻停止于半导体基体； 以图案化掩膜层为遮掩，蚀刻半导体基体，从而在第一掩膜图案和第二掩膜图案下方分别形成第一半导体基体鳍部和第二半导体基体鳍部；以及 去图案化掩膜层和剩余的氧化物层，从而形成多高度鳍式场效应管基体结构。2.根据权利要求1所述的多高度鳍式场效应管基体制备方法，其特征在于，在多高度鳍式场效应管基体结构中，第一半导体基体鳍部及其上面的留下的部分半导体外延层形成了第一高度的鳍，而第二半导体基体鳍部单独地形成了第二高度的鳍。3.根据权利要求1或2所述的多高度鳍式场效应管基体制备方法，其特征在于，所述半导体基体为单晶硅。4.根据权利要求1或2所述的多高度鳍式场效应管基体制备方法，其特征在于，半导体外延层的掺杂方式是锗掺杂外延生长方式。5.根据权利要求1或2所述的多高度鳍式场效应管基体制备方法，其特征在于，半导体外延层的掺杂方式是碳掺杂外延生长方式。6.根据权利要求1或2所述的多高度鳍式场效应管基体制备方法，其特征在于，氧化物层的材料为氧化硅。7.根据权利要求1或2所述的多高度鳍式场效应管基体制备方法，其特征在于，图案化掩膜层的材料是氮化硅。8.根据权利要求1或2所述的多高度鳍式场效应管基体制备方法，其特征在于，图案化掩膜层的材料是光阻。
【专利摘要】一种多高度鳍式场效应管基体制备方法，包括：提供半导体基体，在基体上掺杂外延生长半导体外延层；图案化蚀刻部分地去除半导体外延层；形成氧化物层以覆盖半导体基体；在氧化物层上覆盖图案化掩膜层；利用图案化掩膜层来第一次蚀刻氧化物层，并且在半导体外延层处停止所述第一次蚀刻；以图案化掩膜层和残留的氧化物层为掩膜，蚀刻留下的部分半导体外延层，仅留下第一掩膜图案下方的外延层部分，使得刻蚀停止于半导体基体；利用图案化掩膜层来第二次蚀刻残留的氧化物层；以图案化掩膜层为遮掩，蚀刻半导体基体，从而分别形成第一半导体基体鳍部和第二半导体基体鳍部；去图案化掩膜层和剩余的氧化物层，从而形成多高度鳍式场效应管基体结构。
【IPC分类】H01L29/78, H01L21/336
【公开号】CN105118778
【申请号】CN201510435407
【发明人】黄秋铭
【申请人】上海华力微电子有限公司
【公开日】2015年12月2日
【申请日】2015年7月22日