半导体元件及其制作方法
【专利摘要】本发明公开一种半导体元件及其制作方法。半导体元件的制作方法包括以下步骤。提供一基底，基底中已形成有多个沟槽，其中沟槽之间的基底上已依序配置有一氧化层、一硅基材料层以及一掩模层。形成一介电层，以填入沟槽中并覆盖掩模层、硅基材料层、氧化层以及基底。对基底进行一退火制作工艺，其中来自掩模层的氢会与硅基材料层中的硅形成硅-氢键。
【专利说明】
半导体元件及其制作方法
技术领域
[0001] 本发明设及一种元件及其制作方法，且特别是设及一种半导体元件及其制作方 法。
【背景技术】
[0002] 随着集成电路的蓬勃发展，存储器的特征尺寸日益缩小，诸如负偏压溫度不稳定 性（NBTI, Negative Bias Temperature Inst油ility)、热载流子注入（肥I, Hot Carrier Injection)、时依性介电层击穿（TODB, Time D 巧 endence Dielectric Breakdown)等元件 可靠性的问题也随之产生。其中，NBTI效应是指元件在对栅极施加负偏压的溫度应力条件 下所产生的元件电性飘移，又W栅极起始电压Vth的偏移最为严重，也就是说，随着溫度应 力条件增加，偏移的量也不断增加。
[0003] 一般来说，认为氨对于NBTI具有一定的影响，其主要的论点聚焦在制作工艺中氨 的扩散与键结。举例来说，在氧化娃与娃之间的界面陷阱（Interhce Trap)中，当较弱的 娃-氨键结在应力条件下被打断后，空缺的界面陷阱会捕捉空穴化ole)而造成栅极起始电 压Vth飘移。
[0004] 由此可知，在目前元件小型化的趋势下，如何在有限的空间中兼顾元件的积成度 及元件可靠度，将是各界研究的重点之一。
【发明内容】
[0005] 本发明的目的在于提供一种半导体元件及其制作方法，能改善负偏压溫度不稳定 性。
[0006] 为达上述目的，本发明的半导体元件的制作方法包括W下步骤。提供一基底，基底 中已形成有多个沟槽，其中沟槽之间的基底上已依序配置有一氧化层、一娃基材料层W及 一掩模层。形成一介电层，W填入沟槽中并覆盖掩模层、娃基材料层、氧化层W及基底。对 基底进行一退火制作工艺，其中来自掩模层的氨会与娃基材料层中的娃形成娃-氨键。
[0007] 在本发明的一实施例中，还包括于娃基材料层与掩模层之间形成一氧化娃层。
[0008] 在本发明的一实施例中，上述的氧化娃层的形成方法包括在形成掩模层之前，对 娃基材料层进行一氧化制作工艺。
[0009] 在本发明的一实施例中，上述的氧化制作工艺包括一快速热氧化（RTO)。
[0010] 在本发明的一实施例中，上述的氧化娃层的形成方法包括一低压化学气相沉积制 作工艺。
[0011] 在本发明的一实施例中，上述的退火制作工艺的溫度介于700°c至1000°C。
[0012] 在本发明的一实施例中，上述的沟槽的深宽比大于4:1。
[0013] 在本发明的一实施例中，上述的娃基材料层包括一非晶娃层或一多晶娃层。
[0014] 在本发明的一实施例中，上述的掩模层为氮化娃层。
[0015] 在本发明的一实施例中，上述的形成娃基材料层的溫度低于退火制作工艺的溫 度。
[0016] 在本发明的一实施例中，进行退火制作工艺后，还包括移除部分介电层，W于沟槽 中形成多个隔离结构。
[0017] 在本发明的一实施例中，上述的移除部分介电层的方法包括W掩模层为终止层， 对介电层进行一平坦化制作工艺。
[0018] 在本发明的一实施例中，进行退火制作工艺后，还包括移除掩模层与娃基材料层。
[0019] 在本发明的一实施例中，上述的移除掩模层的方法包括使用一湿式蚀刻制作工 乙。
[0020] 在本发明的一实施例中，上述的移除娃基材料层的方法包括使用一湿式蚀刻制作 工艺。
[0021] 本发明的半导体元件包括一基底、一氧化层、一娃基材料层、一掩模层W及一介电 层。基底中已形成有多个沟槽。氧化层配置于沟槽之间的基底上。娃基材料层配置于氧化层 上。掩模层配置于娃基材料层上，其中来自掩模层的氨会与娃基材料层中的娃形成娃-氨 键。介电层填入沟槽并覆盖掩模层、娃基材料层、氧化层W及基底。
[0022] 在本发明的一实施例中，还包括一氧化娃层，配置于娃基材料层与掩模层之间。
[0023] 在本发明的一实施例中，上述的氧化娃层的厚度介于10度至50A。
[0024] 在本发明的一实施例中，上述的娃基材料层与氧化娃层的界面之间的娃-氨键浓 度高于基底与氧化层的界面之间的娃-氨键浓度。
[00巧]在本发明的一实施例中，上述的娃基材料层与掩模层的界面之间的娃-氨键浓度 高于基底与氧化层的界面之间的娃-氨键浓度。
[00%] 在本发明的一实施例中，上述的娃基材料层包括一非晶娃层或一多晶娃层。
[0027] 在本发明的一实施例中，上述的掩模层包括氮化娃层。
[002引在本发明的一实施例中，上述的氧化层的厚度介于1000 A至1500A。
[0029] 在本发明的一实施例中，上述的娃基材料层与氧化娃层的界面之间的娃-氨键浓 度高于基底与氧化层的界面之间的娃-氨键浓度。
[0030] 在本发明的一实施例中，上述的娃基材料层与掩模层的界面之间的娃-氨键浓度 高于基底与氧化层的界面之间的娃-氨键浓度。
[0031] 在本发明的一实施例中，上述的掩模层的厚度介于500A午;1000 A。
[0032] 在本发明的一实施例中，还包括一衬垫氧化层，配置于沟槽与介电层之间。
[0033] 基于上述，本发明是在基底与含有氨的掩模层之间形成一娃基材料层，娃基材料 层能捕捉因高溫制作工艺而由掩模层驱入至基底的氨。如此一来，能避免氨被捕捉于氧化 层与基底之间的界面之界面陷阱，进而改善负偏压溫度不稳定性。
[0034] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附 图作详细说明如下。
【附图说明】
[0035] 图IA至图IC为本发明实施例所绘示的非挥发性存储器的制造流程的示意图。
[0036] 符号说明
[0037] 100 :基底
[0038] 102 :第一区
[0039] 104 :第二区
[0040] 110:氧化层 阳OW 120:娃基材料层 阳0创 122 :氧化娃层
[0043] 130 :掩模层
[0044] 140 :沟槽 W45] 142 :衬垫氧化层
[0046] 150 :介电层
[0047] 160:隔离结构
[0048] AP :退火制作工艺
【具体实施方式】
[0049] 图IA至图IC为依照本发明实施例所绘示的半导体元件的制作流程的示意图。首 先，请参照图1A，提供基底100,基底中已形成有多个沟槽140,其中沟槽140之间的基底 100上已依序配置有氧化层110、娃基材料层120 W及掩模层130。基底100例如为娃基底。 基底100例如是包括第一区102与第二区104。第一区102例如是高压电路区，第二区104 例如是低压电路区，而高压电路区与低压电路区组合即为周边电路区。基底100例如是还 包括存储单元区，但省略绘示之。
[0050] 在本实施例中，位于第一区102的氧化层110例如是高压栅氧化层，其厚度例如是 介干1000 A至1500A，位于第二区104的氧化层110例如是衬垫氧化层，其厚度例如是介 于1OOA至1 50A。在本实施例中，氧化层no的材料例如是氧化娃，其形成方法例如是热 氧化法。
[0051] 娃基材料层120例如是多晶娃层或非晶娃层，其厚度例如是介于1OOA至3:说)羞。 娃基材料层120的形成方法例如是W娃甲烧作为气体源进行低压化学气相沉积制作工艺， 其沉积溫度例如是介于500°C至550°C。在本实施例中，还包括于娃基材料层120与掩模层 130之间形成一氧化娃层122。氧化娃层122的形成方法可W是对娃基材料层120的表面进 行一氧化制作工艺或者是于娃基材料层120上沉积一氧化娃层，W形成诸如二氧化娃/多 晶娃界面。氧化制作工艺可W是快速热氧化（RTO)，其溫度例如是介于500°C至800°C，其气 体例如是氧气，W及其气体流量例如是介于Islm至30slm。沉积方法可W是低压化学气相 沉积制作工艺，沉积溫度例如是介于500°C至550°C，其气体例如是氧气，W及其气体流量 例如是介于Islm至30slm。其中，娃基材料层120与氧化娃层122可W在相同的沉积腔室 中进行，也就是W原位方式依序形成娃基材料层120与氧化娃层122,其中娃基材料层120 与氧化娃层122的沉积溫度例如是相同。氧化娃层122的厚度例如是介于10A至50A。 阳052] 掩模层130例如是氮化娃层，其厚度例如是介于500A至lOOOA。掩模层130的 形成方法例如是W含氨气体为气体源进行沉积制作工艺，其中气体源例如是二氯乙烧和氨 气。其中，沉积制作工艺可为低压化学气相沉积制作工艺，沉积溫度例如是介于700°C至 80(TC。特别注意的是，在沉积制作工艺中，气体源通常都会有反应不完全的现象，因此所沉 积后的膜层会包括未反应的气体源中的气体，也就是说，掩模层130中含有氨。
[0053] 在本实施例中，沟槽140例如是具有高深宽比，诸如大于4:1。沟槽140的形成方 法例如是W掩模层130为掩模，移除部分氧化娃层122、娃基材料层120、氧化层110 W及基 底100, W形成多个沟槽140。其中，移除部分氧化娃层122、娃基材料层120、氧化层110 W 及基底100的方法例如是干式蚀刻制作工艺或湿式蚀刻制作工艺。沟槽140例如是位于第 一区102与第二区104之间，且特定言之，沟渠104的一部分位于第一区102 W及沟渠104 的另一部分位于第二区104。
[0054] 请参照图1B，在本实施例中，在形成沟槽140后，还包括于沟槽140中形成衬垫氧 化层142。衬垫氧化层142的材质例如是氧化娃，其形成方法例如是热氧化法、临场蒸气产 生（ISSG)氧化法、化学气相沉积法（CVD)、原子层沉积法（ALD)或炉管氧化法。衬垫氧化层 142的厚度例如是介于IOOA至150A。 阳化5] 然后，形成一介电层150, W填入沟槽140中并覆盖掩模层130、娃基材料层120、氧 化层110 W及基底100。介电层150例如是包括适于填入高深宽比沟槽的材料。
[0056] 而后，基底100进行一退火制作工艺AP。退火制作工艺AP例如是使用常压炉管， 其溫度例如是介于700°C至1000°C。在本实施例中，退火制作工艺AP例如是用W使填入沟 槽140中的填入材料致密，也就是使得介电层150能完整地填入沟槽140中。当然，在其他 实施例中，退火制作工艺AP也有可能是其他元件制作过程中使用的高溫制作工艺，本发明 不W此为限。特别注意的是，在进行退火制作工艺AP时，掩模层130中的氨会产生逸气现 象，或驱入至基底100而被娃基材料层120或基底100的界面陷阱捕捉，因而形成键结强度 弱的娃-氨键。在本实施例中，由于在基底100与掩模层130之间形成娃基材料层120,因 此由掩模层130驱入至基底100的氨会优先驱入娃基材料层120与掩模层130的界面，而 被界面陷阱补捉，而仅有少数的氨会进一步驱入至基底100与氧化层110的界面。也就是 说，娃基材料层120与掩模层130的界面之间的娃-氨键浓度高于基底100与氧化层110 的界面之间的娃-氨键浓度。此外，由于娃基材料层120与掩模层130之间还形成有氧化 娃层122,因此由掩模层130驱入至基底100的氨会更轻易地被捕捉于娃基材料层120与氧 化娃层122之间的界面陷阱。因此，在本实施例中，娃基材料层120与氧化娃层122的界面 之间的娃-氨键浓度高于基底100与氧化层110的界面之间的娃-氨键浓度。
[0057] 在本实施例中，半导体元件包括基底100、氧化层110、娃基材料层120、掩模层130 W及介电层150。基底100中已形成有多个沟槽140。氧化层110配置于沟槽140之间的基 底100上。娃基材料层120配置于氧化层110上。掩模层130配置于娃基材料层120上， 其中来自掩模层130的氨会与娃基材料层120中的娃形成娃-氨键。介电层150填入沟槽 140并覆盖掩模层130、娃基材料层120、氧化层110 W及基底100。在本实施例中，还包括氧 化娃层122与衬垫氧化层142。氧化娃层122例如是配置于娃基材料层120与掩模层130 之间。衬垫氧化层142配置于沟槽140与介电层150之间。
[0058] 接下来将进一步描述后续制作工艺。请参照图1C，接着，在进行退火制作工艺AP 后，移除部分介电层150, W于沟槽140中形成多个隔离结构160。在本实施例中，移除部分 介电层150的方法包括W掩模层130为终止层，对介电层150进行一平坦化制作工艺。
[0059] 然后，移除掩模层130 W及娃基材料层120。移除掩模层130的方法例如是湿式 蚀刻制作工艺，诸如使用热憐酸。移除娃基材料层120的方法例如是湿式蚀刻制作工艺，诸 如使用稀释氨氣酸（diluted hy化ofluoric acid, DHF)与稀释的氨水与过氧化氨的混合液 (diluted ammonium peroxide mixture, DAPM)。在本实施例中，还包括移除氧化娃层122， 其方法包括湿式蚀刻制作工艺，诸如使用稀释的氨水与过氧化氨的混合液值APM)。接着，后 续再视元件需求来进行一般熟悉的制作工艺步骤，诸如高压栅极制作等，而运些步骤已为 公知技术，于此不再另行说明。
[0060] 一般来说，由于填入材料对于高深宽比的沟槽具有一定的制作工艺极限，因此在 将填入材料填入沟槽后，会进行一高溫退火制作工艺W使填入材料致密化。然而，此高溫退 火制作工艺会导致掩模层中的氨产生逸气现象，或驱入至基底与栅氧化层的界面且被界面 陷阱捕捉，因而形成键结强度弱的娃-氨键。此弱的娃-氨键会在压力测试下断键，进而导 致栅极起始电压Vth飘移。在本实施例中，在基底100与含有氨的掩模层130之间形成一 娃基材料层120,使得娃基材料层120的界面陷阱能优先捕捉因退火制作工艺等高溫制作 工艺而由掩模层130驱入至基底100的氨。因此，能避免氨被捕捉于氧化层110与基底100 之间的界面的界面陷阱，进而改善负偏压溫度不稳定性。此外，在本实施例中，进一步于娃 基材料层120的表面上形成氧化娃层122,使得娃基材料层120/氧化娃层122的界面能优 先捕捉原先驱入至基底100/氧化层110的界面的氨，如此能大幅减少存在于基底100/氧 化层110的界面处的弱键结的娃-氨键。此外，在进行退火制作工艺后，会去除娃基材料层 120与氧化娃层122,也就是娃基材料层120与氧化娃层122不会作为后续的栅极材料，因 此能避免已被捕捉的氨再度逸出。如此一来，能大幅改善栅极起始电压Vth在压力测试下 所产生的偏移情形。因此，本实施例的半导体元件具有改善的高压栅极负偏压溫度不稳定 性，故具有较佳的良率与元件特性。
[0061] 综上所述，本发明的一实施例是在基底与含有氨的掩模层之间形成娃基材料层或 者是娃基材料层与氧化娃层，使得娃基材料层或娃基材料层与氧化娃层的界面能优先捕捉 因退火制作工艺而由掩模层驱入至基底的氨。如此一来，能避免氨驱入氧化层与基底之间 的界面，W大幅降低氨被捕捉于氧化层与基底之间的界面之界面陷阱。也就是说，使得娃基 材料层与氧化娃层的界面之间的娃-氨键浓度远高于基底与氧化层的界面之间的娃-氨键 浓度。此外，在进行退火制作工艺之后，会移除娃基材料层与氧化娃层，而不W其作为后续 用W制作栅极的材料，如此能避免已捕捉的氨再度逸出而影响栅极的特性。如此一来，能大 幅改善栅极起始电压Vth在压力测试下所产生的偏移情形。因此，本实施例的半导体元件 具有改善的高压栅极负偏压溫度不稳定性，故具有较佳的良率与元件特性。
[0062] 虽然结合W上实施例公开了本发明，然而其并非用W限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发 明的保护范围应当W附上的权利要求所界定的为准。
【主权项】
1. 一种半导体元件的制作方法，包括： 提供一基底，该基底中已形成有多个沟槽，其中该些沟槽之间的基底上已依序配置有 氧化层、硅基材料层以及掩模层； 形成一介电层，以填入该些沟槽中并覆盖该掩模层、该硅基材料层、该氧化层以及该基 底；以及 对该基底进行一退火制作工艺，其中来自该掩模层的氢会与该硅基材料层中的硅形成 硅-氢键。2. 如权利要求1所述的半导体元件的制作方法，还包括于该硅基材料层与该掩模层之 间形成一氧化硅层。3. 如权利要求2所述的半导体元件的制作方法，其中该氧化硅层的形成方法包括在形 成该掩模层之前，对该硅基材料层进行一氧化制作工艺。4. 如权利要求3所述的半导体元件的制作方法，其中该氧化制作工艺包括一快速热氧 化（RTO)。5. 如权利要求2所述的半导体元件的制作方法，其中该氧化硅层的形成方法包括一低 压化学气相沉积制作工艺。6. 如权利要求1所述的半导体元件的制作方法，其中该退火制作工艺的温度介于 700。。至 1000。。。7. 如权利要求1所述的半导体元件的制作方法，其中该些沟槽的深宽比大于4:1。8. 如权利要求1所述的半导体元件的制作方法，其中该硅基材料层包括非晶硅层或多 晶娃层。9. 如权利要求1所述的半导体元件的制作方法，其中该掩模层为氮化硅层。10. 如权利要求1所述的半导体元件的制作方法，其中形成该硅基材料层的温度低于 该退火制作工艺的温度。11. 如权利要求1所述的半导体元件的制作方法，进行该退火制作工艺后，还包括移除 部分该介电层，以于该些沟槽中形成多个隔离结构。12. 如权利要求11所述的半导体元件的制作方法，其中移除部分该介电层的方法包括 以该掩模层为终止层，对该介电层进行一平坦化制作工艺。13. 如权利要求1所述的半导体元件的制作方法，进行该退火制作工艺后，还包括移除 该掩模层与该硅基材料层。14. 如权利要求13所述的半导体元件的制作方法，其中移除该掩模层的方法包括使用 一湿式蚀刻制作工艺。15. 如权利要求13所述的半导体元件的制作方法，其中移除该硅基材料层的方法包括 使用一湿式蚀刻制作工艺。16. -种半导体元件，包括： 基底，该基底中已形成有多个沟槽； 氧化层，配置于该些沟槽之间的该基底上； 硅基材料层，配置于该氧化层上； 掩模层，配置于该硅基材料层上，其中来自该掩模层的氢会与该硅基材料层中的硅形 成娃-氢键；以及 介电层，填入该些沟槽并覆盖该掩模层、该硅基材料层、该氧化层以及该基底。17. 如权利要求16所述的半导体元件，还包括氧化硅层，配置于该硅基材料层与该掩 模层之间。18. 如权利要求17所述的半导体元件，其中该氧化硅层的厚度介于l〇A至50人。19. 如权利要求17所述的半导体元件，其中该硅基材料层与该氧化硅层的界面之间的 硅-氢键浓度高于该基底与该氧化层的界面之间的硅-氢键浓度。20. 如权利要求16所述的半导体元件，其中该硅基材料层与该掩模层的界面之间的 硅-氢键浓度高于该基底与该氧化层的界面之间的硅-氢键浓度。21. 如权利要求16所述的半导体元件，其中该硅基材料层包括非晶硅层或多晶硅层。22. 如权利要求16所述的半导体元件，其中该掩模层为使用含硅甲烷的气体源所形成 的氮化硅层。23. 如权利要求16所述的半导体元件，其中该氧化层的厚度介于10QOA至1500晨。24. 如权利要求16所述的半导体元件，其中该掩模层的厚度介于500人至1000A。25. 如权利要求16所述的半导体元件，还包括衬垫氧化层，配置于该些沟槽与该介电 层之间。
【文档编号】H01L29/06GK105826267SQ201510004401
【公开日】2016年8月3日
【申请日】2015年1月6日
【发明人】陈家政
【申请人】力晶科技股份有限公司