半导体装置的制造方法
【专利摘要】本发明提供一种通过使耗尽层在外周区内更高速地伸展，从而能够实现更高的耐压的技术。半导体装置具有形成有绝缘栅型开关元件的元件区和外周区。在外周区内的半导体基板的表面上，形成有第一沟槽和以与第一沟槽隔开间隔的方式配置的第二沟槽。在第一沟槽和第二沟槽内形成有绝缘膜。形成有以从第一沟槽的底面跨及第二沟槽的底面的方式延伸的第二导电型的第四区域。在第四区域的下侧形成有从第三区域连续的第一导电型的第五区域。
【专利说明】
半导体装置
技术领域
[0001 ](关联申请的相互参照)
[0002]本申请为2013年12月26日提出的日本专利申请特愿2013-269268的关联申请，本申请要求基于该日本专利申请的优先权，并援引该日本专利申请所记载的全部内容来作为构成本说明书的内容。
[0003]本说明书所公开的技术涉及一种半导体装置。
【背景技术】
[0004]在日本专利公开2008-135522号公报(以下称作专利文献I)中公开了形成有MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)结构的单元区；具有该区域的周围的外周区的半导体装置。在外周区内，以围绕单元区的方式而形成有多个沟槽，在各个沟槽内填充有绝缘层。在外周区的各沟槽的下端处形成有P型的底面围绕区。当关断M0SFET(Metal-Oxide-Semicond uctor Field-Effect，金属氧化物半导体场效应晶体管)时，耗尽层从单元区向外周区延伸。此时，各底面围绕区促进耗尽层的延伸。因此，根据该结构能够实现较高的耐压。
【发明内容】
[0005]发明要解决的课题
[0006]在专利文献I的半导体装置中，当从单元区扩展的耗尽层到达外周区内的起始的底面围绕区(最接近单元区的底面围绕区)时，耗尽层从起始的底面围绕区朝向第二个底面围绕区(从单元区起第二个底面围绕区)延伸。当耗尽层到达第二个底面围绕区内时，耗尽层从第二个底面围绕区朝向第三个底面围绕区延伸。如此，由于耗尽层经由各个底面围绕区而依次扩展，因此耗尽层的扩展速度并不那么快。因而，在本说明书中，提供一种通过使耗尽层在外周区内迅速地扩展，从而能够实现更高的耐压的技术。
[0007]用于解决课题的手段
[0008]本说明书所公开的半导体装置具有:半导体基板;表面电极，其被形成在所述半导体基板的表面上;背面电极，其被形成在所述半导体基板的背面上。所述半导体基板具有元件区和外周区，所述元件区形成有对所述表面电极与所述背面电极之间进行开关的绝缘栅型开关元件，所述外周区与所述元件区邻接。所述绝缘栅型开关元件具有:第一导电型的第一区域，其与所述表面电极连接;第二导电型的第二区域，其与所述表面电极连接，且与所述第一区域相接;第一导电型的第三区域，其被形成在所述第二区域的下侧，并通过所述第二区域而与所述第一区域分离;栅绝缘膜，其与所述第二区域相接;栅电极，其隔着所述栅绝缘膜而与所述第二区域对置。在所述外周区内的所述半导体基板的所述表面上，形成有第一沟槽和以与所述第一沟槽隔开间隔的方式配置的第二沟槽。在所述第一沟槽和所述第二沟槽内形成有绝缘膜。形成有以从所述第一沟槽的底面跨及所述第二沟槽的底面的方式延伸的第二导电型的第四区域。在所述第四区域的下侧形成有从所述第三区域连续的第一导电型的第五区域。
[0009]在该半导体装置中，在外周区内形成有第一沟槽和第二沟槽，第四区域以从第一沟槽的底面跨及第二沟槽的底面的方式形成。在关断绝缘栅型开关元件时，耗尽层从元件区向外周区内延伸。当耗尽层到达第四区域时，耗尽层从第四区域的整体向第五区域内延伸。即，多个沟槽的下侧的区域被一次耗尽化。因此，能够使耗尽层在外周区内迅速地伸展。因此，该半导体装置的耐压较高。
[0010]上述的半导体装置也可以采用如下方式，S卩，在所述第四区域内的、所述第一沟槽与所述第二沟槽之间的区域内，形成有与所述第四区域内的、所述第一沟槽的下侧的区域和所述第二沟槽的下侧的区域相比，从所述半导体基板的厚度方向观察到的第二导电型杂质的面密度较低的低面密度区，通过所述低面密度区而使所述第一沟槽的下侧的所述区域与所述第二沟槽的下侧的所述区域分离。
[0011]另外，上述的“第一沟槽与第二沟槽之间的区域”是指，在厚度方向上俯视观察半导体基板时位于第一沟槽与第二沟槽之间的第四区域。
[0012]根据这样的结构，在绝缘栅型开关元件关断时，能够使低面密度区耗尽化。当低面密度区被耗尽化时，通过耗尽层而使第一沟槽侧的第四区域与第二沟槽侧的第四区域分离。因此，能够在第四区域内产生电位差，能够使电位更均等地分布在外周区。因此，上述的半导体装置的耐压更高。
[0013]上述的半导体装置也可以采用如下方式，S卩，所述半导体基板由SiC构成，所述低面密度区的所述面密度小于3.2X 113Cnf2。
[0014]此外，上述的半导体装置也可以采用如下方式，S卩，所述半导体基板由Si构成，所述低面密度区的所述面密度小于2.0 X 112Cm-2。
[0015]根据这样的结构，能够使低面密度区耗尽化。
[0016]此外，上述的半导体装置也可以采用如下方式，S卩，所述半导体基板由SiC构成，所述第一沟槽的下侧的所述区域以及所述第二沟槽的下侧的所述区域的所述面密度为，1.5XlO13Cnf2 以上。
[0017]此外，上述的半导体装置也可以采用如下方式，S卩，所述半导体基板由Si构成，所述第一沟槽的下侧的所述区域以及所述第二沟槽的下侧的所述区域的所述面密度为，1.9XlO19Cnf2 以上。
[0018]根据这样的结构，能够抑制第一沟槽以及第二沟槽的下侧的区域耗尽化的情况。由此，在关断绝缘栅型开关元件时，能够抑制在各个沟槽的下端附近产生较高的电场的情况。
[0019]上述的半导体装置也可以采用如下方式，S卩，所述第四区域含有B和Al，在位于所述第一沟槽的下侧的所述第四区域内，B相对于Al的浓度比例随着远离所述第一沟槽的底面而上升，在位于所述第二沟槽的下侧的所述第四区域内，B相对于Al的浓度比例随着远离所述第二沟槽的底面而上升。
[0020]根据这样的结构，能够提高第一沟槽以及第二沟槽的下侧的第四区域的第二导电型杂质浓度，并且，能够降低第一沟槽与第二沟槽之间的第四区域的第二导电型杂质浓度。[0021 ]上述的半导体装置也可以采用如下方式，即，在所述元件区内的所述半导体基板的所述表面上形成有栅沟槽，所述栅绝缘膜和所述栅电极被配置在所述栅沟槽内，在所述半导体基板内的包含所述栅沟槽的底面在内的范围内，形成有含有Al的第二导电型的第六区域。
[0022]根据这样的结构，能够在包含栅沟槽的底面的范围内形成第二导电型杂质浓度较高的第六区域。由此，能够抑制在栅沟槽的下端附近产生较高的电场的情况。
【附图说明】
[0023]图1为半导体装置10的俯视图(省略了表面的电极、绝缘膜的图示的图)。
[0024]图2为沿图1的I1-1I线的半导体装置10的纵剖视图。
[0025]图3为P型区56的放大图。
[0026]图4为表示面密度与漏电流之间的关系的曲线图。
[0027]图5为实施例2的P型区56的放大图。
【具体实施方式】
[0028]实施例1
[0029]图1所示的半导体装置10具有由SiC形成的半导体基板12。半导体基板12具有单元区20和外周区50。在单元区20内形成有M0SFET。外周区50为，单元区20与半导体基板12的端面12a之间的区域。
[0030]如图2所示，在半导体基板12的表面上，形成有表面电极14和绝缘膜16。绝缘膜16对外周区50内的半导体基板12的表面进行覆盖。表面电极14在单元区20内与半导体基板12相接。换言之，表面电极14与半导体基板12相接的接触区的下侧的区域为单元区20，与接触区相比靠外周侧(端面12a侧)的区域为外周区50。在半导体基板12的背面形成有背面电极18。背面电极18对半导体基板12的背面的大致整体进行覆盖。
[0031]在单元区20内形成有源极区22、体接触区24、体区26、漂移区28、漏极区30、p型浮动区32、栅沟槽34。
[0032]源极区22为含有高浓度的η型杂质的η型区。源极区22被形成于在半导体基板12的上表面上露出的范围内。源极区22与表面电极14欧姆连接。
[0033]体接触区24为含有高浓度的P型杂质的P型区。体接触区24在未形成有源极区22的位置处以在半导体基板12的上表面上露出的方式形成。体接触区24与表面电极14欧姆连接。
[0034]体区26为含有低浓度的P型杂质的P型区。体区26的P型杂质浓度与体接触区24的P型杂质浓度相比而较低。体区26被形成在源极区22以及体接触区24的下侧，并与这两个区域相接。
[0035]漂移区28为含有低浓度的η型杂质的η型区。漂移区28的η型杂质浓度与源极区22的η型杂质浓度相比而较低。漂移区28被形成在体区26的下侧。漂移区28与体区26相接并通过体区26而与源极区22分离。
[0036]漏极区30为含有高浓度的η型杂质的η型区。漏极区30的η型杂质浓度与漂移区28的η型杂质浓度相比较高。漏极区30被形成在漂移区28的下侧。漏极区30与漂移区28相接并通过漂移区28而与体区26分离。漏极区30被形成于在半导体基板12的下表面上露出的范围内。漏极区30与背面电极18欧姆连接。
[0037]如图1、图2所示，在单元区20内的半导体基板12的上表面上形成有多个栅沟槽34。各个栅沟槽34在半导体基板12的表面上互相平行且呈直线状延伸。各个栅沟槽34以贯穿源极区22和体区26而到达漂移区28的方式形成。在各个栅沟槽34内形成有底部绝缘层34a、栅绝缘膜34b、栅电极34c。底部绝缘层34a为被形成在栅沟槽34的底部的较厚的绝缘层。底部绝缘层34a的上侧的栅沟槽34的侧面被栅绝缘膜34b覆盖。在底部绝缘层34a的上侧的栅沟槽34内形成有栅电极34c。栅电极34c隔着栅绝缘膜34b而与源极区22、体区26以及漂移区28对置。栅电极34c通过栅绝缘膜34b以及底部绝缘层34a而与半导体基板12绝缘。栅电极34c的上表面被绝缘层34d覆盖。栅电极34c通过绝缘层34d而与表面电极14绝缘。
[0038]P型浮动区32被形成在半导体基板12内且被形成在与各个栅沟槽34的底面相接的范围内。P型浮动区32的周围被漂移区28包围。各个P型浮动区32通过漂移区28而互相分离。
[0039]上述的体区26、漂移区28以及漏极区30扩展至外周区50。漂移区28和漏极区30扩展至半导体基板12的端面12a。体区26终结于外周区50内。在体区26与半导体基板12的端面12a之间形成有漂移区28。
[0040]在外周区50内的半导体基板12的上表面上，形成有多个外周沟槽54。各个外周沟槽54以贯穿体区26而到达漂移区28的方式形成。在各个外周沟槽54内形成有绝缘层53。如图1所示，在从上侧观察半导体基板12时，各个外周沟槽54被形成为绕单元区20的周围一圈的环状。因而，外周区50内的体区26与单元区20内的体区26分离。各个外周沟槽54以互相隔开距离的方式形成。
[0041 ]在半导体基板12内且在与各外周沟槽54的底面相接的范围内形成有P型区56。？型区56以覆盖外周沟槽54的底面整体的方式沿着外周沟槽54而形成。各个P型区56与相邻的其他的P型区56相连。
[0042]图3为表示图2的各个P型区56的放大图。P型区56中的位于两个外周沟槽54之间的区域56b，与P型区56中的各外周沟槽54的下侧的区域56a相比，P型杂质的厚度方向上的面密度较高。另外，区域56a的所述面密度为，沿着半导体基板12的厚度方向对区域56a内的P型杂质浓度进行积分而得到的值(即，沿着图3的A-A线对P型杂质浓度进行积分而得到的值)，区域56b的所述面密度为，沿着半导体基板12的厚度方向对区域56b内的P型杂质浓度进行积分而得到的值(即，沿着图3的B-B线对P型杂质浓度进行积分而得到的值)。以下，将区域56b称作低面密度区，将区域56a称作高面密度区。
[0043]接下来，对半导体装置10的动作进行说明。在使半导体装置10进行动作时，在背面电极18与表面电极14之间施加有使背面电极18成为正极的电压。而且，通过对栅电极34c施加栅极导通电压，从而使单元区20内的MOSFET导通。即，在与栅电极34c对置的位置的体区26内形成有沟道，从而电子从表面电极14经由源极区22、沟道、漂移区28、漏极区30而朝向背面电极18流通。
[0044]当停止对栅电极34c的栅极导通电压的施加时，沟道消失，MOSFET断开。当MOSFET断开时，耗尽层从体区26与漂移区28之间的边界部的pn结向漂移区28内扩展。当耗尽层到达单元区20内的P型浮动区32时，耗尽层也从P型浮动区32向漂移区28内扩展。由此，两个P型浮动区32之间的漂移区28被有效地耗尽化。由此，能够实现单元区20内的较高的耐压。
[0045]此外，从上述的pn结延伸的耗尽层最远到达位于单元区20侧的外周沟槽54的下侧的P型区56。于是，由于全部的P型区56相连，因此耗尽层从全部的P型区56向漂移区28内扩展。如此，在本实施例的半导体装置10中，由于耗尽层大致同时从各个外周沟槽54的下侧的P型区56向漂移区28内扩展，因此外周区50内的耗尽层的扩展极快。
[0046]此外，耗尽层还向P型区56内扩展。此时，在各个低面密度区56b内其厚度方向整体被耗尽化，而在各高面密度区56a内耗尽层并未扩展至图3的虚线所示的区域56c(对外周沟槽54的底面进行覆盖的区域56c)。这是因为，在高面密度区56a内所述面密度较高。由于如此使外周沟槽54的下端的P型区56c被耗尽化，因此能够对电场集中在外周沟槽54的下端附近的情况进行抑$1」。此外，当低面密度区56b被耗尽化时，各外周沟槽54的下侧的P型区56c通过耗尽层而被互相分离。因此，在各外周沟槽54之间产生电位差。因此，能够使电位均等地分布在外周区50内。
[0047]如以上所说明那样，在该半导体装置10中，由于在外周区50内耗尽层从P型区56的整体扩展，因此能够使耗尽层在外周区50内迅速地扩展。此外，由于在被耗尽化时各个外周沟槽54的下侧的P型区56互相分离，因此能够在各个外周沟槽54之间对电位进行分担。此夕卜，由于在耗尽层扩展到外周区50内时，在外周沟槽54的下侧也会残留有P型区56c，因此能够对外周沟槽54的下端处的电场集中进行抑制。因此，该半导体装置10具有较高的耐压。
[0048]另外，在使低面密度区56b完全耗尽化的情况下，低面密度区56b的上述面密度优选为小于3.2X1013cm—2。由于在面密度高于该值的区域内，为了进行耗尽化所需的电压会超过雪崩耐压，因此无法进行耗尽化。如果面密度低于该值，则通过对电压进行调节，从而能够使低面密度区56b在其厚度方向整个区域内耗尽化，进而能够得到上述的效果。另外，在半导体基板12为Si的情况下，通过将上述面密度设为小于2.0 X 1012cm—2，从而能够使低面密度区56b完全耗尽化。
[0049]此外，在未使高面密度区56a耗尽化的情况下，高面密度区56a的上述面密度优选为1.5 X 113Cnf2以上。图4为表示高面密度区56a的面密度与外周沟槽54附近流通的漏电流之间的关系的曲线图。在实际应用水平的施加电压下，如图所示，在上述面密度为预定的阈值以上的情况下，能够使漏电流最小化。在半导体基板12为S i C的情况下，该阈值为1.5 X113Cnf2。因而，高面密度区56a的上述面密度优选为1.5X1013cm—2。但是，也可以在为了进一步可靠地阻止高面密度区56a的耗尽化的情况下，将高面密度区56a的上述面密度设为3.2X 113Cnf2以上。此外，在半导体基板12由Si形成的情况下，上述阈值为1.9 X 1019cm—2。因而，高面密度区56a的上述面密度优选为1.9 X 119Cnf2以上。但是，也可以在为了进一步可靠地阻止高面密度区56a的耗尽化的情况下，将高面密度区56a的上述面密度设为2.0 X 112Cnf2以上。
[0050]另外，上述的P型区56能够以如下方式形成。首先，在外周区50形成外周沟槽54。接下来，向各个外周沟槽54的底面注入P型杂质(例如B(硼))，然后，使硼扩散。当如此形成P型区56时，硼的浓度在沟槽的下端附近较高，且在越远离沟槽的下端的位置处硼的浓度越低。因而，能够如上述那样使低面密度区56b和高面密度区56a分布。另外，也可以在P型杂质的扩散工序之后，再次向沟槽的底面注入P型杂质。根据该方法，能够进一步提高沟槽的下端附近的P型杂质浓度。
[0051 ] 实施例2
[0052]在实施例2的半导体装置200中，P型区56含有作为P型杂质的Al (铝)和B13Al所分布的范围主要在外周沟槽54的下端附近。B从外周沟槽54的下端起向其周围广泛地分布。因此，在P型区56内，Al的浓度比例在外周沟槽54的下端附近较高，并且B相对于Al的浓度比例随着远离外周沟槽54的下端而上升。另外，在实施例2中，低面密度区56b的上述面密度也低于高面密度区56a的上述面密度。此外，在实施例2的半导体装置200中，单元区20内的浮动区32含有作为P型杂质的Al。
[0053]实施例2的半导体装置200的P型区56以及浮动区32以如下方式形成。首先，在半导体基板12的表面上形成栅沟槽34和外周沟槽54。它们既可以同时形成，也可以单独形成。接下来，向栅沟槽34的底面和外周沟槽54的底面注入Al。接下来，向外周沟槽54的底面注入B。该B的注入以不向栅沟槽34的底面注入B的方式来实施。然后，对半导体基板12进行加热，从而使注入的Al和B扩散。由于Al在SiC中的扩散系数较小，因此在扩散工序之后，Al会分布在栅沟槽34的底面附近以及外周沟槽54的底面附近。因此，各个浮动区32以与其他的浮动区32分离的状态形成。此外，P型区56中的、较多地含有Al的Al分布区域56d以与其他的Al分布区域56d分离的状态形成。此外，由于Al不易扩散，因此浮动区32以及Al分布区域56d内的Al的浓度较高。与此相对，由于B在SiC中的扩散系数较大，因此在扩散工序之后，B广泛地分布在外周沟槽54的底面的周围。因此，通过广泛地分布的B，从而使各外周沟槽54的下侧的P型区56与相邻的其他的P型区56相连。因而，如图5所示那样形成P型区56。
[0054]实施例2的半导体装置200也以与实施例1的半导体装置10大致同样的方式进行动作。即，在MOSFET断开时，耗尽层从P型区56整体向漂移区28扩展。此时，P型区56中的低面密度区56b在厚度方向整个区域内被耗尽化。由此，各个高面密度区56a(即，Al分布区域56d)互相分离，从而外周区50的电位分布被均匀化。此外，由于高面密度区56a中的外周沟槽54的下端附近的区域未被耗尽化，因此能够对电场集中在外周沟槽54的下端的情况进行抑制。如此，实施例2的半导体装置200也耐压较高。
[0055]另外，虽然在上述的实施例1、实施例2中，外周沟槽54被形成为绕单元区20的周围一圈的环状，但是外周沟槽54未必需要是这样的环状。例如，外周沟槽54也可以仅局部地形成在耐压成为问题的部位的外周区50内。
[0056]此外，虽然在上述的实施例1、实施例2中，外周沟槽54被形成在单元区20与半导体基板12的端面12a之间，但是外周沟槽54也可以形成在其他的位置。例如，也可以在两个单元区20之间形成外周沟槽54。
[0057]此外，虽然在上述的实施例中，在单元区20内形成有MOSFET，但是也可以形成有IGBT0
[0058]此外，虽然在上述的实施例中，体区26扩展至外周区50内，但是也可以不在外周区50内形成体区26。
[0059]此外，虽然在上述的实施例中，在栅沟槽34的下端形成有P型浮动区32，但是也可以替代P型浮动区32而形成有与预定的电位相连接的P型区。
[0060]以上，虽然对本发明的具体例详细地进行了说明，但是这些只不过是例示，并不对发明要求保护的范围进行限定。在发明要求保护的范围所记载的技术中，包括对以上所例示的具体例进行了各种各样变形、变更的技术。
[0061]本说明书或附图所说明的技术要素为，通过单独或者各种组合来发挥技术的有用性的要素，并不限定于申请时权利要求记载的组合。此外，本说明书或附图所例示的技术为同时达到多个目的的技术，达到其中一个目的本身便具有技术有用性。
[0062]符号说明
[0063]10:半导体装置；
[0064]12:半导体基板；
[0065]14:表面电极；
[0066]18:背面电极；
[0067]20:单元区；
[0068]22:源极区；
[0069]24:体接触区；
[0070]26:体区；
[0071]28:漂移区；
[0072]30:漏极区；
[0073]32:浮动区；
[0074]34:栅沟槽；
[0075]50:外周区；
[0076]54:外周沟槽；
[0077]56: P型区；
[0078]56a:高面密度区；
[0079]56b:低面密度区。
【主权项】
1.一种半导体装置，具有: 半导体基板； 表面电极，其被形成在所述半导体基板的表面上； 背面电极，其被形成在所述半导体基板的背面上， 所述半导体基板具有元件区和外周区，所述元件区形成有对所述表面电极与所述背面电极之间进行开关的绝缘栅型开关元件，所述外周区与所述元件区邻接， 所述绝缘栅型开关元件具有: 第一导电型的第一区域，其与所述表面电极连接； 第二导电型的第二区域，其与所述表面电极连接，且与所述第一区域相接； 第一导电型的第三区域，其被形成在所述第二区域的下侧，并通过所述第二区域而与所述第一区域分离； 栅绝缘膜，其与所述第二区域相接； 栅电极，其隔着所述栅绝缘膜而与所述第二区域对置， 在所述外周区内的所述半导体基板的所述表面上，形成有第一沟槽和以与所述第一沟槽隔开间隔的方式配置的第二沟槽， 在所述第一沟槽和所述第二沟槽内形成有绝缘膜， 形成有以从所述第一沟槽的底面跨及所述第二沟槽的底面的方式延伸的第二导电型的第四区域， 在所述第四区域的下侧形成有从所述第三区域连续的第一导电型的第五区域。2.如权利要求1所述的半导体装置，其中， 在所述第四区域内的、所述第一沟槽与所述第二沟槽之间的区域内，形成有与所述第四区域内的、所述第一沟槽的下侧的区域和所述第二沟槽的下侧的区域相比，从所述半导体基板的厚度方向观察到的第二导电型杂质的面密度较低的低面密度区， 通过所述低面密度区而使所述第一沟槽的下侧的所述区域与所述第二沟槽的下侧的所述区域分离。3.如权利要求2所述的半导体装置，其中， 所述半导体基板由SiC构成， 所述低面密度区的所述面密度小于3.2 X ΙΟ13?2。4.如权利要求2所述的半导体装置，其中， 所述半导体基板由Si构成， 所述低面密度区的所述面密度小于2.0 X 1012?2。5.如权利要求2至权利要求4中任意一项所述的半导体装置，其中， 在向处于断开状态的所述绝缘栅型开关元件施加额定电压时，所述低面密度区耗尽化。6.如权利要求2、3、5中任意一项所述的半导体装置，其中， 所述半导体基板由SiC构成， 所述第一沟槽的下侧的所述区域以及所述第二沟槽的下侧的所述区域的所述面密度为I.5Χ 113Cnf2以上。7.如权利要求2、4、5中任意一项所述的半导体装置，其中， 所述半导体基板由Si构成， 所述第一沟槽的下侧的所述区域以及所述第二沟槽的下侧的所述区域的所述面密度为，I.9X 119Cnf2以上。8.如权利要求1至权利要求7中任意一项所述的半导体装置，其中， 在向处于断开状态的所述绝缘栅型开关元件施加额定电压时，所述第一沟槽的下侧的所述区域以及所述第二沟槽的下侧的所述区域中的至少一部分未耗尽化。9.如权利要求1至权利要求8中任意一项所述的半导体装置，其中， 所述第四区域含有B和Al， 在位于所述第一沟槽的下侧的所述第四区域内，B相对于Al的浓度比例随着远离所述第一沟槽的底面而上升， 在位于所述第二沟槽的下侧的所述第四区域内，B相对于Al的浓度比例随着远离所述第二沟槽的底面而上升。10.如权利要求8所述的半导体装置，其中， 在所述元件区内的所述半导体基板的所述表面上形成有栅沟槽， 所述栅绝缘膜和所述栅电极被配置在所述栅沟槽内， 在所述半导体基板内的包含所述栅沟槽的底面在内的范围内，形成有含有Al的第二导电型的第六区域。
【文档编号】H01L29/12GK105849910SQ201480071339
【公开日】2016年8月10日
【申请日】2014年8月4日
【发明人】斋藤顺, 藤原広和, 池田知治, 渡边行彦, 山本敏雅
【申请人】丰田自动车株式会社