半导体裸芯片的制作方法
【专利摘要】本发明公开一种半导体裸芯片。半导体裸芯片包括处理电路、复用器，以及传输接口，处理电路产生多个信号输出，复用器整合多个信号输出成合成信号，传输接口传输合成信号至晶片级封装内的另一半导体裸芯片。本发明可达成晶片级封装中的半导体裸芯片间的信号数量减少。
【专利说明】半导体裸芯片
[0001]【交叉引用】
[0002]本申请要求申请日为2015年2月17日，美国临时申请号为62/117,086和申请日为2015年7月29日，美国临时申请号为62/198，650的美国临时申请案的优先权，上述临时申请案的内容一并并入本申请。
【技术领域】
[0003]本发明有关于半导体裸芯片间的信号数量减少技术，特别是有关于一种减少晶片级封装中的半导体裸芯片间的信号数量的技术。
【【背景技术】】
[0004]当芯片功能达到一定程度而需要变大尺寸时，晶片上大尺寸的芯片制造会遭遇到低良率与高成本的困扰。在同样芯片面积下，一个大芯片的良率会低于多个小芯片的良率。进一步而言，假设晶片上缺陷的分布是一样的，一个制造在晶片上的大芯片的良率，会低于制造在同个晶片上，同样面积中多个小芯片的良率。然而，将大芯片切成许多小芯片会带来一些常见问题。比如说，不同小芯片间需要采用大量的信号来进行传输。因此，当更多的信号传输于小芯片间时，便需要额外的面积来布设信号线。必然地，需要额外的面积来布设小芯片间的信号线，将使得以小芯片来实施同样功能大芯片的制造成本增加。因此，需要可以达到芯片间之信号数量减少技术的创新设计。
【
【发明内容】
】
[0005]有鉴于此，本发明特提供以下技术方案:
[0006]依据本发明的一个实施方式，提供一种半导体裸芯片组装于晶片级封装，所述半导体裸芯片包括:处理电路，复用器，以及传输接口。处理电路产生多个信号输出，复用器整合多个信号输出成合成信号，传输接口传输合成信号至晶片级封装内的另一半导体裸芯片。
[0007]依据本发明另一实施方式，提供一种半导体裸芯片组装于晶片级封装，半导体裸芯片包括:处理电路，仲裁器，以及传输接口。处理电路包括多个处理模块，分别地产生多个信号输出，仲裁器对处理模块发出的传输需求进行仲裁，而根据信号输出其中之一产生仲裁信号，传输接口传输仲裁信号至晶片级封装内的另一半导体裸芯片。
[0008]依据本发明另一实施方式，提供一种半导体裸芯片组装于晶片级封装，半导体裸芯片包括:处理电路，编码器，以及传输接口。处理电路产生具有第一信号波形的第一信号输出，编码器对第一信号输出进行编码而产生具有第二信号波形的第二信号输出，其中第二信号波形与第一信号波形不同，传输接口传输第二信号输出至晶片级封装内的另一半导体裸芯片。
[0009]依据本发明另一实施方式，提供一种半导体裸芯片组装于晶片级封装，半导体裸芯片包括:接收接口，解复用器，以及处理电路。接收接口接收晶片级封装内的另一半导体裸芯片所产生的合成信号，解复用器将合成信号分离成多个信号输入，处理电路接收来自解复用器的信号输入。
[0010]依据本发明另一实施方式，提供一种半导体裸芯片组装于晶片级封装，半导体裸芯片包括:接收接口，处理电路，以及调度器。接收接口接收晶片级封装内的另一半导体裸芯片所产生的仲裁信号，处理电路包括至少一处理模块，调度器发送仲裁信号至至少一处理模块。
[0011]依据本发明另一实施方式，提供一种半导体裸芯片组装于晶片级封装，半导体裸芯片包括:接收接口，解码器，以及处理电路。接收接口接收晶片级封装内，另一半导体裸芯片所产生的具有第二信号波形的第二信号输入，解码器对第二信号输入进行解码以产生具有第一信号波形的第一信号输入，其中第一信号波形与第二信号波形不同，处理电路接收第一信号输入。
[0012]本发明所提供的半导体裸芯片，能够达到芯片间的信号数量减少的效果。
[0013]对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
【【附图说明】】
[0014]图1是根据本发明第一实施例，组装于同一封装的多个半导体裸芯片。
[0015]图2是本发明一实施例中，半导体裸芯片间之信号数量减少上，时域多路复用技术之一时序图。
[0016]图3是根据本发明第二实施例，组装于同一封装的多个半导体裸芯片。
[0017]图4是根据本发明一实施例之时序图，说明了施用于半导体裸芯片间之信号数量减少的时域多路复用技术。
[0018]图5是根据本发明第三实施例，组装于同一封装的多个半导体裸芯片。
[0019]图6是根据本发明第四实施例，组装于同一封装的多个半导体裸芯片。
[0020]图7是根据本发明第五实施例，组装于同一封装的多个半导体裸芯片。
[0021]图8是本发明一实施例中，半导体裸芯片间之信号更新频率降低上，使用了触发信息传送机制之一时序图。
[0022]图9是说明由一半导体裸芯片传送至另一半导体裸芯片的32位中断信号的例子。
[0023]图10是根据本发明一实施例所显示之不同晶片级封装设计。
【【具体实施方式】】
[0024]在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准贝1J。在权利要求书及说明书中所提及的「包括」为开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一设备耦接于第二设备，则代表所述第一设备可直接电连接于所述第二设备，或通过其他设备或连接手段间接地电连接至所述第二设备。
[0025]晶片级封装是一种封装半导体裸芯片的技术，其与晶片切割成单一半导体裸芯片，然后加以封装的传统封装方式不同。上述所指的晶片级封装是基于晶片级制程来制造。亦即多个半导体裸芯片(如同质芯片或异质芯片)封装于同一晶片级封装中，而联络各半导体裸芯片间的连接路径/传输总线/传输电路…等是以晶片级制程来制造。因此，连接路径、传输总线或传输电路可由金属层进行实施(如重布线层金属层(RDL，Re-Di stribut 1nLayer，一种芯片上的金属层，可在不同位置使用集成电路上的输出/输入引脚))，而非传统封装中的焊线。
[0026]晶片级封装可以是集成扇出型(integratedfan-out，InFO)封装，或是芯片置于基板上晶片型(chip on wafer on substrate，CoWoS，package)封装。接下来的晶片级封装是以InFO封装来举例，但不能被用来当成限缩。使用于所提概念的晶片级封装可以是InFO封装或CoWoS封装，而InFO封装与CoWoS封装是可以互换的。
[0027]图1是根据本发明第一实施例，组装于同一封装的多个半导体裸芯片。在此实施例中，晶片级封装100具有两颗半导体裸芯片102、104组装于内部。举例而言，晶片级封装300可以是集成扇出型(integrated fan-out，InFO)封装，半导体裸芯片102、104可以是同质芯片(亦即相同芯片)或是异质芯片(亦即不同芯片)，且/或晶片级封装100中的半导体裸芯片102、104用以执行网路交换器功能。然而，此仅是用以举例说明，而不能被用来当成是本发明的限缩。任何使用所提出的信号数量减少技术的晶片级封装，皆落在本发明的范围内。
[0028]半导体裸芯片102具有处理电路112、复用器(MUX)114，以及传输接口(TX)116。在此实施例中，处理电路112具有操作于驱动时钟eng_ck而分别产生多个信号输出(例如A与B)的单一处理模块(例如主引擎，master engines) 113。在此实施例中，在半导体裸芯片102、104间的信号数量减少上，使用了时域多路复用技术。因此，复用器114用以整合多个信号输出(例如A与B)成合成信号(例如C)。传输接口 116以接口时钟inf o_ck传输此合成信号(例如C)至半导体裸芯片104，其中接口时钟inf o_ck的频率F2比引擎时钟eng_ck的时钟频率Fl高。
[0029]引擎时钟eng_ck的时钟频率Fl可以是任何频率，而数据压缩率由引擎时钟eng_ck与接口时钟inf o_ck同相位(in-phase)(例如倍频)/同步(例如同频)时，时钟频率FI与F2间的比率来决定。比如说，假设引擎时钟eng_ck与接口时钟info_ck间的时钟频率比率是2: 3(亦即Fl:F2 = 2:3)，基于引擎时钟eng+cl^/f传递的连续2T信息，可被基于接口时钟info_ck所传递的连续3T信息所承载，其中信号数量便缩减至2/3。
[0030]图2是本发明一个实施例中，半导体裸芯片102、104间的信号数量减少上，使用了时域多路复用技术的时序图。假设引擎时钟eng_ck与接口时钟info_ck间的时钟频率比率是1: 2(亦即Fl: F2 = 1: 2)。因此，引擎时钟的一个时钟周期内具有接口时钟的二个时钟周期。在时点Tl时，信号输出A与B在引擎时钟eng_ck的上升段同时被取样，其中信号输出A的取样值是‘O，，而信号输出B的取样值是‘O，。在接口时钟info_ck连续的两个时钟周期Pl与P2中，信号输出A与B的取样值被依序地传送。同样地，在时点T2时，信号输出A与B在引擎时钟eng_ck的上升段同时被取样，其中信号输出A的取样值是‘I’，而信号输出B的取样值是‘0’。在接口时钟info_ck连续的两个时钟周期P3与P4*，信号输出A与B的取样值被依序地传送。由于之后的时域多路复用技术可同理类推，故为了精简便于此省略进一步说明。
[0031]考虑半导体裸芯片104，其具有处理电路122、解复用器(DEMUX)124，以及接收接口(RX) 126。接收接口(RX) 126用以根据接口时钟info_ck来接收此合成信号C(其由半导体裸芯片102执行信号合成而产生)。在RX接收端的解复用器(DEMUX)124，用以执行TX传输端的复用器114所执行的信号合成的逆向操作。亦即解复用器124是用以将合成信号(例如C)分离成多个信号输入(例如A’与B’) ο
[0032]理想状况下，RX端所对应回复的信号输入(例如A’与B’)应该与TX端所对应产生的信号输出(例如A与B)—致并保持相对的时序关系。处理电路122具有一个处理模块(即从引擎,slave engines)123,用以操作于驱动时钟eng_ck来接收与处理信号输入A’与B’。由于本领域技术人员，在阅读图2所示的信号合成相关段落后，可以容易地理解信号分离的细节，故为了精简便于此省略进一步说明。
[0033]图3是根据本发明第二实施例，组装于同一封装的多个半导体裸芯片。在此实施例中，晶片级封装300具有两颗半导体裸芯片302、304组装于内部。举例而言，晶片级封装300可以是集成扇出型封装，且/或半导体裸芯片302、304是用以执行网路交换器功能。然而，此仅是用以举例说明，而不能被用来当成是本发明的限缩。任何使用所提出的信号数量减少技术的晶片级封装，皆落在本发明的范围内。
[0034]在此实施例中，半导体裸芯片302具有处理电路312、复用器(MUX)316，以及传输接口(TX)318。处理电路312具有操作于驱动时钟eng_ck而分别产生多个信号输出A与B的多个处理模块(例如主引擎)313与314。另外，在半导体裸芯片302、304间的信号数量减少上，使用了时域多路复用技术。因此处理模块313与314对应地(例如交替地)产生信号输出A与B。
[0035]比如说，当多个处理模块(例如313与314)其中之一操作于传输状态而产生对应的一个信号输出，则余下的处理模块(例如313/314)便操作于执行状态。此外，处理模块(例如313与314)是以预定顺序交替地进入传输状态。关于图3所示的实施例，当处理模块313操作于传输状态，处理模块314便操作于执行状态;而当处理模块313操作于执行状态，处理模块314便操作于传输状态。因此，当处理模块313操作于传输状态而产生信号输出A至复用器316时，处理模块314便操作于执行状态而不产生信号输出B至复用器316。当处理模块313操作于执行状态而不产生信号输出A至复用器316时，处理模块314便操作于传输状态而产生信号输出B至复用器316。
[0036]复用器316用以整合多个信号输出(例如A与B)成合成信号(例如C)。传输接口318以接口时钟info_ck传输合成信号(例如C)至半导体裸芯片304。应该注意的是，以实际设计考虑而言，接口时钟info_ck的时钟频率F2可以相等或不同于引擎时钟eng_ck的时钟频率Fl0
[0037]图4是根据本发明一个实施例的时序图，说明了用于图3半导体裸芯片302、304间的信号数量减少的时域多路复用技术。假设驱动时钟eng_ck与接口时钟info_ck具有相同时钟频率。第一模块(例如，处理模块313)交替地进入执行状态与传输状态。第二模块Y(例如，处理模块314)交替地进入传输状态与执行状态。因此，第一模块X与第二模块Y便不会在同一驱动时钟内操作于传输状态。藉由此方法，合成信号C便可交替地传送信号输出A与信号输出B。
[0038]考虑半导体裸芯片304，其具有处理电路322，解复用器(DEMUX)326，以及接收接口(RX)328。接收接口(RX)328用以根据接口时钟info_ck来接收合成信号C(其由半导体裸芯片302执行信号合成而产生)。在RX接收端的解复用器(DEMUX)326，用以执行TX传输端的复用器316所执行的信号合成的逆向操作。亦即解复用器326是用以将合成信号(例如C)信号分离成多个信号输入(例如A’与B’) ο
[0039]理想状况下，RX端所对应回复的信号输入(例如A’与B’)应该与TX端所对应产生的信号输出(例如A与B)—致并保持相对的时序关系。处理电路322具有多个处理模块(即从引擎)323与324，用以操作于驱动时钟eng_ck来接收与处理信号输入A’与B’。由于TX端的处理模块(例如313与314)以预定顺序交替地进入传输状态，RX端的解复用器326的对应处理模块(例如323与324)便以相同预定顺序在RX端进行回复，对应地(例如交替地)产生信号输入(例如A’与B’)。由于本领域技术人员，在阅读图4所示的信号合成相关段落后，可以容易地理解信号分离的细节，故为了精简便于此省略进一步说明。
[0040]图5是根据本发明第三实施例，组装于同一封装的多个半导体裸芯片。在此实施例中，晶片级封装500具有两颗半导体裸芯片502、504组装于内部。举例而言，晶片级封装500是集成扇出型封装，且/或半导体裸芯片502、504是用以执行网路交换器功能。然而，此仅是用以举例说明，而不能被用来当成是本发明的限缩。任何使用所提出的信号数量减少技术的晶片级封装，皆会落在本发明的范围内。
[0041 ]在此实施例中，半导体裸芯片502具有处理电路512、仲裁器516，以及传输接口(TX)518。处理电路512具多个处理模块(即主引擎)513与514以分别产生多个信号输出A与B。在此实施例中，处理模块513与514可以同时有源的(active)，故可以同时发出传输需求。因此，仲裁器516对处理模块513与514发出的传输需求(如写入需求)进行仲裁，而根据信号输出A与B产生仲裁信号C。
[0042]举例而言，当处理模块513获准进入半导体裸芯片502、504间的传输总线(transmiss1n bus)，仲裁器516产生输出信号A至传输接口518，并且指示处理模块514等待半导体裸芯片502、504间的传输总线的可用性。举另外的例子而言，当处理模块514获准进入半导体裸芯片502、504间的传输总线，仲裁器516产生输出信号B至传输接口 518，并且指示处理模块513等待半导体裸芯片502、504间的传输总线的可用性。简单来说，仲裁器516执行处理模块513与514间的分流控制，致使处理模块513与514间，一次只能有一个可被允许透过仲裁器516来送出其输出信号。
[0043]此外，仲裁器516进一步可被用来产生标识信息ID(identificat1n informat1nID)，以指出处理模块513与514间何者发出的传输需求被仲裁器516收到。举例而言，当处理模块513获准进入半导体裸芯片502、504间的传输总线，仲裁器516设定并输出处理模块513的标识信息ID。举另外的例子而言，当处理模块514获准进入半导体裸芯片502、504间的传输总线，仲裁器516设定并输出处理模块514的标识信息ID。当此仲裁信号C与相关的标识信息ID被仲裁器516产生之后，传输接口 518便以接口时钟info_ck将此仲裁信号C与相关的标识信息ID传输至半导体裸芯片504。
[0044]关于半导体裸芯片504，其具有处理电路522、调度器526，以及接收接口(RX)528。接收接口 528根据接口时钟info_ck来接收仲裁信号C(由半导体裸芯片502执行传输仲裁所产生)与相关的标识信息ID。处理电路522具有多个处理模块523与524用来分别地处理产生自处理模块513与514的信息。
[0045]比如说，RX接收端的处理模块523，用以接收源自TX传输端的处理模块513所产生的信号输出A所衍生的信号输入A^RX接收端的处理模块524，用以接收源自TX传输端的处理模块514所产生的信号输出B所衍生的信号输入B’。理想状况下，RX端所回复的信号输入A，，应该与TX端所对应产生的信号输出A—致。RX端所回复的信号输入B，，应该与TX端所对应产生的信号输出B—致。
[0046]RX接收端的调度器526，用以发送仲裁信号C至处理模块523与处理模块524其中之一。进一步而言，调度器526参考标识信息ID来由处理模块523与处理模块524中决定终端处理模块，并且将此仲裁信号C发送为信号输入至此终端处理模块。
[0047]在一个实施例中，标识信息ID可以是半导体裸芯片502、504间传输总线的一个额外信号。然而，其目的仅是为了说明，并非本发明的限制。在另一替代设计中，标识信息ID被现行已采用的传输总线协议所支持。比如说，当使用高级可扩展接口(AdvancedExtensible Interface，简写为AXI)接口时，主动源(如主引擎)可被AXI传输总线协议所规定的AWID (写入地址ID) /ARID (读取地址ID)所识别。
[0048]图6是根据本发明第四实施例，组装于同一封装的多个半导体裸芯片。在此实施例中，晶片级封装600具有两颗半导体裸芯片602、604组装于内部。举例而言，晶片级封装600是集成扇出型封装，且/或半导体裸芯片602、604用以执行网路交换器功能。然而，此仅是用以举例说明，而不能被用来当成是本发明的限缩。任何使用所提出的信号数量减少技术的晶片级封装，皆会落在本发明的范围内。
[0049]关于半导体裸芯片604具有处理电路622(包含处理模块623)、调度器626，以及接收接口(RX)628。在此实施例中，处理模块623可视为位于RX端的终端处理模块，用以处理TX端多个处理模块所产生的信息。
[0050]如同图5所示的半导体裸芯片502，半导体裸芯片602具有处理电路612(其具有多个处理模块613、614)、仲裁器616，以及传输接口0乂)618。半导体裸芯片502与602间的主要差异，在于仲裁器616对处理模块613与614发出的传输需求进行仲裁，产生仲裁信号C至传输接口 618，而不需相关的标识信息ID。其原因在于处理电路622不需要知道传输需求是由处理模块613与614中的哪一个所产生。进一步而言，由于处理模块613与614所产生的信号输出A与B全被传送至相同终端处理模块(亦即处理模块623)，故不需要产生标识信息来指出此仲裁信号C的来源，而调度器626只发送仲裁信号C至处理模块623。
[0051]图7是根据本发明第五实施例，组装于同一封装的多个半导体裸芯片。在此实施例中，晶片级封装700具有两颗半导体裸芯片702，704组装于内部。举例而言，晶片级封装700是集成扇出型封装，且/或半导体裸芯片702，704用以执行网路交换器功能。然而，此仅是用以举例说明，而不能被用来当成是本发明的限缩。任何使用所提出的信号数量减少技术的晶片级封装，皆会落在本发明的范围内。
[0052]半导体裸芯片702具有处理电路712、编码器714，以及传输接口(TX)716。处理电路712具处理模块(即主引擎)713以产生具有第一信号波形的第一信号输出Α。比如说，第一信号输出A是变化较少信号。第一信号输出A具有持续至少两个时钟周期的逻辑高电平，或具有持续至少两个时钟周期的逻辑低电平。接下来，假设此变化较少信号是如中断信号的状态信号。然而，其目的仅是为了说明，并非本发明的限制。而由此既有特性，故第一信号输出A很少触发。在此实施例中，在半导体裸芯片702、704间的信号更新频率降低方面，使用了触发信息传送机制。编码器714对触发信息进行编码而将第一信号输出A编码产生具有第二信号波形的第二信号输出B，其中第二信号波形与第一信号波形不同。比如说，编码器714根据第一信号输出A的触发信息产生第二信号输出B，使得触发信息藉由传输接口 716传送至半导体裸芯片704。
[0053]关于半导体裸芯片704，其具有处理电路722、解码器724，以及接收接口(RX)726。接收接口 726接收来自半导体裸芯片702的具有第二信号波形的第二信号输入B’。理想状况下，RX端所接收的第二信号输入B’应该与TX端所产生的讯第二信号输出B—致。在RX端的解码器724，用以执行TX端的编码器714所执行的触发信息编码程序的逆向操作。亦即解码器724是用以对第二信号输入B’进行解码以产生具有第一信号波形的第一信号输入A’，而第一信号波形与第二信号波形不同。比如说，第一信号输入A’是变化较少信号。第一信号输出A’具有持续至少两个时钟周期的逻辑高电平，或具有持续至少两个时钟周期的逻辑低电平。
[0054]举例而言，状态信号(如中断信号)藉由半导体裸芯片702、704间的传输总线所传递的触发信息而还原。理想状况下，RX端所还原的第一信号输入A’应该与TX端所产生的第一信号输出A—致。在第一信号输入A ’被解码器724还原后，处理模块723接收第一信号输入A’，并根据第一信号输入A’进行对应运作。
[0055]图8是本发明一个实施例中，半导体裸芯片702、704间的信号更新频率降低方面，使用了触发信息传送机制的时序图。TX端模块X(如处理模块713)在时点Tl与T4时触发。TX端模块X所产生的信号输出中，仅有触发信息Togglex被传送。亦即当信号触发事件产生时(如I至O的信号水平转换，或O至I的信号水平转换)，对应的触发信息便被传送。然而，当信号水平保持不变时，便不需要信号传输来送出这不变的信号水平。藉由此方法，由于TX端模块X所产生的信号输出中，仅有触发信息Togglex被传送，故半导体裸芯片702、704间的传输总线(如INFO传输总线)带宽占用量可被降低。此外，由于信号更新频率可被降低，半导体裸芯片702、704间的传输总线(如INFO传输总线)可用带宽可据以增加。进一步而言，RX端所接收的触发信息Togglex被解码而还原成传送至RX端模块X’(如处理模块723)的信号输入。
[0056]图9是说明由一个半导体裸芯片传送至另一半导体裸芯片的32位中断信号的例子。TX端的半导体裸芯片所产生的中断信号IRQ〈31:0>是一个不常触发的状态信号。上述的触发信息传送机制，可被用来藉由封装于同一晶片级封装(如INFO封装)中，两个半导体裸芯片间的传输总线(如INFO传输总线)来承载触发信息。当MSB(most significant bit，最高有效位)中断触发时，ToggleID = 5’bl_0000。当LSB(least significant bit，最低有效位)中断触发时，ToggleID = 5’ b0_0001。此外，当中断信号IRQ〈31: O〉有两个位改变时，对应地产生如同“5’b0_0001”与“5’bl_0000”所示的两相位变化的TogglelD。触发信息(亦即ToggleID)由TX端的半导体裸芯片传送至RX端的半导体裸芯片。RX端的半导体裸芯片可参考所接收的ToggleID来还原中断信号IRQ’〈31: O〉。
[0057]应被注意的是图7所示的芯片设计所使用的触发信息传送机制，可与上述图1、3、5与6的芯片设计合并使用。亦即晶片级封装可以信号更新频率降低的想法与信号数量减少技术做配制。
[0058]在上述示范性实施例中，所示晶片级封装具有使用了所提的信号数量减少技术与/或信号更新频率降低技术的两个半导体裸芯片。然而，其目的仅是为了说明，并非本发明的限制。图1OA和图1OB是根据本发明一个实施例所显示的不同晶片级封装设计。图1OA显示具有三个半导体裸芯片0丨6#0，0丨6#1，0丨6#2封装在内的晶片级封装(如1即0封装)。图1(?显示具有四个半导体裸芯片Die#0，Die#l，Die#2，Die#3封装在内的晶片级封装(如INFO封装)。当所提的信号数量减少技术使用在图1OA和图1OB所示的晶片级封装时，便可达成芯片面积的缩减(如配置芯片间信号的所需边长，便可基于较少的信号数量而缩减)。当所提的信号更新频率降低技术使用在图1OA和图1OB所示的晶片级封装时，便可改善带宽使用状况。简单来说，任何具有两个或更多半导体裸芯片的晶片级封装，使用了所提的信号数量减少技术与/或信号更新频率降低技术皆落在本发明的范围内。
[0059]以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。
【主权项】
1.一种半导体裸芯片，组装于晶片级封装，其特征在于，所述半导体裸芯片包括: 处理电路，产生多个信号输出； 复用器，整合所述多个信号输出成合成信号；以及 传输接口，传输所述合成信号至所述晶片级封装内的另一半导体裸芯片。2.根据权利要求1所述的半导体裸芯片，其特征在于，所述处理电路包括: 单一处理模块，产生所述多个信号输出。3.根据权利要求1所述的半导体裸芯片，其特征在于，所述处理电路包括: 多个处理模块，对应地产生所述多个信号输出。4.根据权利要求3所述的半导体裸芯片，其特征在于，当所述多个处理模块其中之一操作于传输状态而产生对应的信号输出，则余下的处理模块便操作于执行状态，以及所述多个处理模块以预定顺序交替地进入所述传输状态。5.根据权利要求1所述的半导体裸芯片，其特征在于，所述晶片级封装是集成扇出型封装。6.一种半导体裸芯片，组装于晶片级封装，其特征在于，所述半导体裸芯片包括: 处理电路，包括: 多个处理模块，分别地产生多个信号输出； 仲裁器，对所述多个处理模块发出的传输需求进行仲裁，而根据所述多个信号输出其中之一产生仲裁信号；以及 传输接口，传输所述仲裁信号至所述晶片级封装内的另一半导体裸芯片。7.如权利要求6所述的半导体裸芯片，其特征在于，所述仲裁器进一步产生标识信息，以指出所述多个处理模块中哪一个发出的传输需求被所述仲裁器收到，以及所述传输接口进一步传输所述标识信息至另一半导体裸芯片。8.如权利要求6所述的半导体裸芯片，其特征在于，所述晶片级封装是集成扇出型封装。9.一种半导体裸芯片，组装于晶片级封装，其特征在于，所述半导体裸芯片包括: 处理电路，产生具有第一信号波形的第一信号输出； 编码器，对所述第一信号输出进行编码而产生具有第二信号波形的第二信号输出，其中所述第二信号波形与所述第一信号波形不同；以及 传输接口，传输所述第二信号输出至所述晶片级封装内的另一半导体裸芯片。10.如权利要求9所述的半导体裸芯片，其特征在于，所述第一信号输出具有持续至少两个时钟周期的逻辑高电平，或具有持续至少两个时钟周期的逻辑低电平。11.如权利要求9所述的半导体裸芯片，其特征在于，所述编码器根据所述第一信号输出的触发信息产生所述第二信号输出。12.如权利要求9所述的半导体裸芯片，其特征在于，所述晶片级封装是集成扇出型封装。13.一种半导体裸芯片，组装于晶片级封装，其特征在于，所述半导体裸芯片包括: 接收接口，接收所述晶片级封装内的另一半导体裸芯片所产生的合成信号； 解复用器，将所述合成信号分离成多个信号输入；以及 处理电路，接收来自所述解复用器的所述多个信号输入。14.如权利要求13所述的半导体裸芯片，其特征在于，所述处理电路包括: 单一处理电路，接收所有所述多个信号输入。15.如权利要求13所述的半导体裸芯片，其特征在于，所述处理电路包括: 多个处理模块，对应地接收所述多个信号输入。16.如权利要求15所述的半导体裸芯片，其特征在于，所述多个处理模块以预定顺序交替地接收所述多个信号输入。17.如权利要求13所述的半导体裸芯片，其特征在于，所述晶片级封装是集成扇出型封装。18.一种半导体裸芯片，组装于晶片级封装，其特征在于，所述半导体裸芯片包括: 接收接口，接收所述晶片级封装内的另一半导体裸芯片所产生的仲裁信号； 处理电路，包括: 至少一处理模块；以及 调度器，发送所述仲裁信号至所述至少一处理模块。19.如权利要求18所述的半导体裸芯片，其特征在于，所述处理电路包括多个处理模块分别地接收多个信号输入，以及所述调度器将所述仲裁信号发送为一个信号输入至所述多个处理模块中的终端处理模块。20.如权利要求19所述的半导体裸芯片，其特征在于，所述接收接口进一步接收指出所述仲裁信号来源的标识信息，以及所述调度器进一步根据所述标识信息发送所述仲裁信号。21.如权利要求18所述的半导体裸芯片，其特征在于，所述晶片级封装是集成扇出型封装。22.一种半导体裸芯片，组装于晶片级封装，其特征在于，包括: 接收接口，接收所述晶片级封装内，另一半导体裸芯片所产生的具有第二信号波形的第二信号输入； 解码器，对所述第二信号输入进行解码以产生具有第一信号波形的第一信号输入，其中所述第一信号波形与所述第二信号波形不同；以及处理电路，接收所述第一信号输入。23.如权利要求22所述的半导体裸芯片，其特征在于，所述第一信号输入具有持续至少两个时钟周期的逻辑高电平，或具有持续至少两个时钟周期的逻辑低电平。24.如权利要求22所述的半导体裸芯片，其特征在于，所述解码器根据所述第二信号输入的触发信息产生所述第一信号输入。25.如权利要求22所述的半导体裸芯片，其特征在于，所述晶片级封装是集成扇出型封装。
【文档编号】H01L27/02GK105895630SQ201610086851
【公开日】2016年8月24日
【申请日】2016年2月16日
【发明人】苏耀群
【申请人】联发科技股份有限公司