纳米线晶体管元件及其制作方法
【专利摘要】本发明公开一种纳米线晶体管元件及其制作方法，该纳米线晶体管元件包含有一基底、多个形成于该基底上的纳米线、以及一环绕部分的各该纳米线的栅极。更重要的是，各该纳米线分别包含一第一半导体核心；以及一第二半导体核心。该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数不同于该第一半导体核心的一晶格常数。
【专利说明】
纳米线晶体管元件及其制作方法
技术领域
[0001]本发明涉及一种纳米线晶体管元件，尤其是涉及一种多核心(multiple core)纳米线晶体管元件。
【背景技术】
[0002]当元件发展至65纳米技术世代后，使用传统平面式(planar)的金属氧化物半导体(metal-oxide-semiconductor，M0S)晶体管制作工艺难以持续微缩，因此，现有技术提出以立体或非平面(non-planar)多栅极晶体管元件取代平面晶体管元件的解决途径。举例来说，双栅极(dual-gate)鳍式场效晶体管(Fin Field effect transistor，以下简称为FinFET)元件、三栅极(tr1-gate) FinFET元件、以及Ω (omega)式FinFET元件等都已被提出。现在，贝Ij更发展出利用纳米线作为通道的全栅极(gate-all-around，GAA)晶体管元件，作为继续提升元件积成度与元件效能的方案。
【发明内容】
[0003]因此，本发明的目的在于提供一种纳米线晶体管元件及其制作方法。
[0004]为达上述目的，本发明提供一种纳米线晶体管元件，该纳米线晶体管元件包含有一基底、多个形成于该基底上的纳米线、以及一环绕部分的各该纳米线的栅极。更重要的是，各该纳米线分别包含一第一半导体核心；以及一第二半导体核心。该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数(lattice constant)不同于该第一半导体核心的一晶格常数。
[0005]本发明还提供一种纳米线晶体管元件的制作方法，该制作方法首先提供一基底，该基底上悬置有多个纳米线，且各该纳米线分别包含一第一半导体核心。接下来，进行一第一选择性外延成长(selective epitaxial growth，以下简称为SEG)制作工艺，以于各该纳米线的该第一半导体核心外分别形成一第二半导体核心，且该第二半导体核心与该基底分离。在该第一 SEG制作工艺之后，在该基底上形成一栅极。
[0006]根据本发明所提供的纳米线晶体管元件的制作方法，对已形成有纳米线的基底进行至少一次SEG制作工艺，而于纳米线表面形成另一晶格常数不同于纳米线的半导体外延层，用以增加纳米线通道的载流子迀移率。是以，本发明所提供的纳米线晶体管元件为一多核心(multiple core)纳米线晶体管元件，该多核心纳米线晶体管元件的各纳米线通道分别包含至少第一半导体核心与第二半导体核心，第一半导体核心被第二半导体核心环绕与包覆，而第二半导体核心则作为具有较高载流子迀移率(carrier mobility)的纳米线通道(nanowire channel)。
【附图说明】
[0007]图1A至图2C为本发明所提供的一纳米线晶体管元件及其制作方法的一第一优选实施例的示意图，其中
[0008]图1B为图1A中沿A-A’切线获得的剖视图；
[0009]图2B为图2A中沿A-A’切线获得的剖面放大图；以及
[0010]图2C为图2A中沿B-B’切线获得的剖视图；
[0011]图3A至图3C，图3A至图3C为本发明所提供的一纳米线晶体管元件及其制作方法的一第二优选实施例的示意图，其中
[0012]图3B为图3A中沿A-A’切线获得的剖视图；以及
[0013]图3C为图3A中沿B-B’切线获得的剖面放大图；
[0014]图4至图5为本发明所提供的一纳米线晶体管元件及其制作方法的一第三优选实施例的示意图；
[0015]图6为本发明所提供的一纳米线晶体管元件及其制作方法的变化型的示意图；
[0016]图7至图8为本发明所提供的一纳米线晶体管元件及其制作方法的一第四优选实施例的示意图。
[0017]主要元件符号说明
[0018]100、200 S0I 基底
[0019]200ppMOS 元件区
[0020]200nnMOS 元件区[0021 ] 102基底
[0022]102d掺杂区
[0023]104绝缘层
[0024]104r凹槽
[0025]106半导体层
[0026]107、108外延层
[0027]110、210p、210n纳米线
[0028]112第一半导体核心
[0029]114第二半导体核心
[0030]116第三半导体核心
[0031]120、220ρ、220η连接垫
[0032]122、240图案化硬掩模
[0033]130、230ρ、230η栅极
[0034]A-A，、B-B，切线
【具体实施方式】
[0035]请参阅图1A至图2C，图1A至图2C为本发明所提供的一纳米线晶体管元件及其制作方法的一第一优选实施例的示意图。首先请参阅图1A与图1B，其中图1B为图1A中沿A-A’切线获得的剖视图。如图1A与图1B所示，本优选实施例首先提供一基底102，基底102上依序形成有一绝缘层104与一半导体层106，例如一单晶硅层106。所以，基底102、绝缘层104与单晶娃层106可构成一娃覆绝缘(silicon-on-1nsulator，以下简称为S0I)基底100。通过图案化单晶硅层106与蚀刻绝缘层104，基底102上还形成有多个纳米线110以及两个设置于纳米线110两端的连接垫120。如图1B所示，在对应纳米线110之处，绝缘层104被蚀刻而还包含一凹槽104r，因此纳米线110悬置于SOI基底100上，尤其是SOI基底100的绝缘层104上，而与基底102隔离。另外，在本优选实施例中，连接垫120设置于绝缘层104上，故可通过绝缘层104而与基底102隔离。如图1A所示，连接垫120分别设置于各纳米线110的两端，因此纳米线110与连接垫120可具有一爬梯形图案，纳米线110作为爬梯形图案的梯级，而连接垫120则可视为爬梯形图案的梯柱。
[0036]请继续参阅图1A与图1B。纳米线110可包含第一半导体核心112，在本优选实施例中，第一半导体核心112与连接垫120包含相同的材料，即单晶硅，但不限于此。熟悉该项技术的人士应知，在本实施例的其他变化型中，第一半导体核心112也可包含其他的材料，例如锗。然而在本优选实施例的其他变化型中，第一半导体核心112与连接垫120也可包含不同的材料。另外，可依需要选择性地进行一娃层修整(Si trimming)步骤，以更缩小纳米线110的第一半导体核心112的直径。
[0037]请参阅图2A至图2C，图2B为图2A中沿A_A’切线获得的剖视图，而图2C为图2A中沿B-B’切线获得的剖面放大图。接下来，进行一第一 SEG制作工艺，以在基底上形成一半导体层，尤其是一外延层107。外延层107可包含一与第一半导体核心112的材料晶格常数不同的材料。举例来说，本优选实施例所提供的外延层107可依据所需晶体管的导电类型而包含锗化硅(SiixGex)或碳化硅(SiC)。此外，外延层107中的锗含量可随制作工艺时间逐渐提升，以不大于60%为主。然而，熟悉该项技术的人士应知，外延层107的材料不限于上述锗化娃或碳化娃，另外像是砷化镓(gallium arsenide，GaAs)、砷化铟(indiumarsenide，InAs)、磷化铟(imdium phosphide，InP、或其他三-五族半导体(II1-V compoundsemiconductor)材料都可采用。需注意的是，由于在SEG制作工艺中，夕卜延的形成有沿着半导体层(如硅层)的表面成长的特性，因此，仅有暴露出来的半导体层106表面会形成此一外延层107。如图2B与图2C所示，由于第一半导体核心112完全悬置基底102上，因此外延层107形成在完全暴露出来的第一半导体核心112表面，而环绕且完全包覆第一半导体核心112，并形成如图2B与图2C所示的第二半导体核心114。且第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数，且第二半导体核心114仍然与基底102分离。同时，此一外延层107也覆盖连接垫120，如图2B所示。
[0038]接下来，在基底上形成一栅极130 (示于图5)，栅极130环绕且包覆部分的各纳米线110，特别是各纳米线110的中央部分(示于图5)。栅极130可包含一栅极导电层(图未示)与一栅极介电层(图未示)。另外，在形成栅极130之后，还可通过离子注入制作工艺将掺杂质注入进入暴露的纳米线110内，形成源极/漏极(图未示)。至此，完成纳米线晶体管元件的制作。需注意的是，由于纳米线110悬置于基底102上，故栅极130可完全包覆纳米线110的中央部分，使得纳米线110的圆周部分可全部作为通道区域，故此一纳米线晶体管元件即为一全栅极晶体管元件。
[0039]由此可知，本优选实施例所提供的纳米线晶体管元件及其制作方法，不论纳米线110的第一半导体核心112包含何种半导体材料，该制作方法都是再通过一 SEG制作工艺于该半导体材料，即第一半导体核心112外形成一晶格常数不同于该半导体材料的外延层107，并且作为第二半导体核心114。也就是说，本优选实施例的第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数。在本优选实施例中，第二半导体核心114优选可包含锗化娃或碳化娃。也就是说，本优选实施例提供一双核心(dual core)纳米线晶体管元件。更重要的是，第二半导体核心114可作为纳米线晶体管元件的通道区域，以提供更高的载流子迀移率，而有助于纳米线晶体管元件的效能与电性表现的提升。
[0040]接下来请参阅图3A至图3C，图3A至图3C为本发明所提供的一纳米线晶体管元件及其制作方法的一第二优选实施例的示意图，且图3B为图3A中沿A-A’切线获得的剖视图，而图3C为图3A中沿B-B’切线获得的剖面放大图。首先需注意的是，第二优选实施例中，与第一优选实施例相同的元件以相同的符号说明，且可包含相同的材料选择，故以下都不再赘述。根据本优选实施例所提供的纳米线晶体管元件及其制作方法，首先如图3A与图3B所示，提供一基底102，基底102上依序形成有一绝缘层104与一半导体层106，例如一单晶硅层106。如前所述，基底102、绝缘层104与单晶硅层106构成一 SOI基底100。基底102还包含多个纳米线110以及两个连接垫120，且连接垫120则分别设置于各纳米线110的两端。如图3B所示，在对应纳米线110之处，绝缘层104还包含一凹槽104r，因此纳米线110悬置于SOI基底100上，尤其是SOI基底100的绝缘层104上，而与基底102隔离。另夕卜，本优选实施例中，连接垫120设置于绝缘层104上，故可通过绝缘层104而与基底102隔离。另外，如图3A所示，纳米线110与连接垫120可具有一爬梯形图案，纳米线110作为爬梯形图案的梯级，而连接垫120则可视为爬梯形图案的梯柱。
[0041]请继续参阅图3A与图3B。纳米线110可包含第一半导体核心112，在本优选实施例中，第一半导体核心112与连接垫120的材料选择与第一优选实施例相同，故于此不再赘述。此外，可依需要选择性地进行一硅层修整步骤，以更缩小纳米线110的第一半导体核心112的直径。
[0042]请继续参阅图3A至图3C。接下来，进行一第一 SEG制作工艺，以于基底上形成一半导体层，尤其是一外延层107。外延层107可包含一与第一半导体核心112的材料晶格常数不同的材料。外延层107的材料选择与第一优选实施例相同，故于此也不再赘述。如前所述，由于在SEG制作工艺中，外延的形成有沿着半导体层(如硅层)的表面成长的特性，因此，仅有暴露出来的半导体层106表面形成此一外延层107。如图3B与图3C所示，由于第一半导体核心112完全悬置基底102上，因此外延层107环绕且完全包覆第一半导体核心112，而形成如图3B与图3C所示的第二半导体核心114，且第二半导体核心114仍然悬置于基底102上。且如前所述，第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数。
[0043]请仍然参阅图3A至图3C。在第一 SEG制作工艺之后，还进行一第二 SEG制作工艺，以在半导体层106上再形成一外延层108。外延层108可包含一与外延层107的材料晶格常数不同的材料，在本优选实施例中，外延层108优选包含硅，但不限于此。如前所述，由于在SEG制作工艺中，外延的形成有沿着半导体层的表面成长的特性，因此，仅有暴露出来的外延层107表面会形成此一外延层108。如图3B与图3C所示，由于第二半导体核心114仍完全悬置基底102上，因此外延层108环绕且完全包覆第二半导体核心114，而形成如图3B与图3C所示的第三半导体核心116，且第三半导体核心116仍然悬置于基底102上。
[0044]接下来，在基底上形成一栅极130 (示于图5)，栅极130环绕且包覆部分的各纳米线110，特别是各纳米线110的中央部分(示于图5)。栅极130可包含一栅极导电层(图未示)与一栅极介电层(图未示)。需注意的是，栅极130所包覆住的纳米线110部分，SP可作为纳米线通道。另外，在形成栅极130之后，还可通过离子注入制作工艺将掺杂质注入进入暴露的纳米线110内，形成源极/漏极(图未示)。至此，完成纳米线晶体管元件的制作。
[0045]由此可知，本优选实施例所提供的纳米线晶体管元件及其制作方法，不论纳米线110的第一半导体核心112包含何种半导体材料，该制作方法都是再通过二道SEG制作工艺于该半导体材料，即第一半导体核心112外形成第二半导体核心114与第三半导体核心116，其中第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数，而第三半导体核心116则优选为娃。也就是说，本优选实施例提供一三核心(triple core)纳米线晶体管元件。在此三核心纳米线晶体管元件中，第二半导体核心114可作为纳米线晶体管元件的通道区域，以提供更高的载流子迀移率，而有助于纳米线晶体管元件的效能与电性表现的提升。而三核心纳米线晶体管元件中，设置于栅极与第二半导体核心114之间的第三半导体核心116则用来改善纳米线110与栅极介电层之间的界面。另外，形成在连接垫120表面的外延层108则可在后续对连接垫120进行金属硅化物制作工艺时，作为金属硅化物的形成场所，以避免锗化娃等材料常在金属娃化物制作工艺中形成结块(aggregat 1n)的问题。
[0046]请参阅图4至图5，图4至图5为本发明所提供的一纳米线晶体管元件及其制作方法的一第三优选实施例的示意图。首先需注意的是，在本优选实施例中，第二优选实施例中，与第一优选实施例相同的元件以相同的符号说明，且可包含相同的材料选择，故以下都不再赘述。根据本优选实施例所提供的纳米线晶体管元件及其制作方法，首先提供一 SOI基底100，SOI基底100可如前所述依序包含有一基底、一绝缘层与一半导体层，例如一单晶硅层。通过图案化单晶硅层与蚀刻绝缘层，在基底上形成多个纳米线110以及两个连接垫120，且连接垫120分别设置于各纳米线110的两端。如前所述，在对应纳米线110之处，SOI基底100的绝缘层还包含一凹槽，因此纳米线110悬置于SOI基底100上，尤其是SOI基底100的绝缘层上。另外，本优选实施例中，连接垫120设置于绝缘层上，故可通过绝缘层而与基底隔离。另外，如图4所示，纳米线110与连接垫120可具有一爬梯形图案，纳米线110作为爬梯形图案的梯级，而连接垫120则可视为爬梯形图案的梯柱。
[0047]请继续参阅图4。纳米线110可包含第一半导体核心112，在本优选实施例中，第一半导体核心112与连接垫120的材料选择与第一优选实施例相同，故于此不再赘述。此夕卜，可依需要选择性地进行一硅层修整步骤，以更缩小纳米线110的第一半导体核心112的直径。
[0048]请继续参阅图4。接下来，在SOI基底100上形成一图案化硬掩模122，图案化硬掩模122完全覆盖连接垫120。此外，图案化硬掩模122还可覆盖部分第一半导体核心112。接下来进行一第一 SEG制作工艺，以在半导体层上形成一外延层。外延层可包含一与第一半导体核心112的材料晶格常数不同的材料，因外延层的材料选择与第一优选实施例相同，故于此也不再赘述。如前所述，由于在SEG制作工艺中，外延的形成有沿着半导体层(如硅层)的表面成长的特性，因此，仅有暴露出来的纳米线110的半导体层表面形成此一外延层。且由于第一半导体核心112完全悬置SOI基底100上，因此外延层环绕且完全包覆第一半导体核心112，而形成一第二半导体核心114，且第二半导体核心114仍然悬置于SOI基底100上。且如前所述，第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数。
[0049]而在第一 SEG制作工艺之后，随后在SOI基底100上形成一栅极130。栅极130环绕且包覆部分的各纳米线110，特别是各纳米线110的中央部分。栅极130可包含一栅极导电层(图未示)与一栅极介电层(图未示)。熟悉该项技术的人士应知，栅极130可包含一栅极介电层与一栅极导电层。在本优选实施例中，栅极介电层可包含任何合适的介电层，例如氧化硅、氮化硅、氮氧化硅、氧化铪、或任何适用的高介电常数(high-k)材料。栅极导电层则可包含多晶硅，甚或金属栅极所需的功函数金属层等。需注意的是，栅极130所包覆住的纳米线110部分，即可作为纳米线通道。另外，在形成栅极130之后，可移除图案化硬掩模122，随后更可通过离子注入制作工艺将掺杂质注入进入暴露的纳米线110内，形成源极/漏极(图未示)。至此，完成纳米线晶体管元件的制作。后续包含形成层间介电层填满凹槽104r空隙并覆盖栅极、源极/漏极、以及形成适当的金属内连线连接至栅极、源极/漏极等现有半导体制作工艺，不再赘述。
[0050]需注意的是，图案化硬掩模122可包含任何合适的介电层，例如氮化硅、氮碳化硅、或氮氧化硅。此外，图案化硬掩模移除的时间点，可依金属硅化物制作工艺需要调整，例如，可在形成栅极之前或之后移除，或者如果连接垫120上不形成金属硅化物，也可不移除图案化硬掩模。
[0051]根据本优选实施例所提供的纳米线晶体管元件及其制作方法，不论纳米线110的第一半导体核心112包含何种半导体材料，该制作方法都是再通过一道SEG制作工艺于该半导体材料，即第一半导体核心112外形成第二半导体核心114，其中第二半导体核心114的晶格常数不同于第一半导体核心112的晶格常数。也就是说，本优选实施例提供一二核心纳米线晶体管元件。在此二核心纳米线晶体管元件中，第二半导体核心114可作为纳米线晶体管元件的通道区域，以提供更高的载流子迀移率，而有助于纳米线晶体管元件的效能与电性表现的提升。由于纳米线晶体管元件的通道区域仅存在于纳米线110与栅极130的重叠之处，多半也就是纳米线110的中央，因此本优选实施例的第二半导体核心114也仅形成于第一半导体核心112的部分表面，尤其是其中央部分的表面，以如上所述提升通道区域的载流子迀移率。而在SEG制作工艺中，连接垫120则因为图案化硬掩模122的保护，使得其表面不会生长出外延层，而仍然维持一硅层表面。是以，在后续对连接垫120进行金属硅化物制作工艺时，此一硅表面可作为金属硅化物的形成场所，以避免锗化硅等材料常在金属硅化物制作工艺中形成结块的问题。
[0052]接下来请参阅图6，图6为本发明所提供的一纳米线晶体管元件及其制作方法的变化型的示意图。首先需注意的是，在本优选实施例中，与前述优选实施例相同的元件以相同的符号说明，且可包含相同的材料选择，故以下都不再赘述。根据本变化型所提供的纳米线晶体管元件及其制作方法，首先提供一硅基底102，且硅基底102内可包含一绝缘层104。硅基底102内还包含多个纳米线110以及两个连接垫120，且连接垫120则分别设置于各纳米线110的两端。在对应纳米线110之处，娃基底100的绝缘层还包含一凹槽104r，因此纳米线110悬置于硅基底102上，尤其是硅基底102的绝缘层104上。另外，在本变化型中，连接垫120与硅基底102包含相同的硅材料。但如图6所示，连接垫120与硅基底102可包含互补(complementary)的导电型态。举例来说，当纳米线晶体管为一 P型金属氧化物半导体(p-typed M0S,以下简称为pMOS)晶体管元件时，连接垫120包含p型掺杂质，而基底102对应于连接垫120处，则包含有η型的掺杂区102d。当纳米线晶体管为一 η型金属氧化物半导体(n-typed MOS,以下简称为nMOS)晶体管元件时，连接垫120包含η型掺杂质，而基底102对应于连接垫120处，则包含有P型的掺杂区102d，此一互补的导电型态可确保连接垫120与硅基底102的电性隔离。如前所述，连接垫120与纳米线110可构成一爬梯形图案，纳米线110作为爬梯形图案的梯级，而连接垫120则可视为爬梯形图案的梯柱。
[0053]请继续参阅图6。纳米线110可包含第一半导体核心112，在本优选实施例中，第一半导体核心112与连接垫120的材料选择与第一优选实施例相同，故于此不再赘述。此夕卜，可依需要选择性地进行一硅层修整步骤，以更缩小纳米线110的第一半导体核心112的直径。接下来，对纳米线I1进行如前述的第一 SEG制作工艺，以于纳米线110的第一半导体核心112表面再形成一第二半导体核心114(示于图2B)。或依产品需要，再进行一第二SEG制作工艺，以于第二半导体核心114表面再形成一第三半导体核心116 (示于图3B)。第二半导体核心114与第三半导体核心116的材料选择与前述实施例相同，故于此不再赘述。当然，本变化型也可如前述第三优选实施例所教导者相同，仅于纳米线110的中央部位形成第二半导体核心，而连接垫120则仍包含有硅材料表面。
[0054]同理，在完成上述多核心纳米线的制作后，可于基底102上形成一栅极(图未示)，栅极环绕且包覆部分的各纳米线110，特别是各纳米线110的中央部分。栅极130可包含一栅极导电层(图未示)与一栅极介电层(图未示)。需注意的是，栅极所包覆住的纳米线110部分，即可作为纳米线通道。另外，在形成栅极之后，更可通过离子注入制作工艺将掺杂质注入进入暴露的纳米线110内，形成源极/漏极(图未示)。至此，完成纳米线晶体管元件的制作。
[0055]根据本变化型所提供的纳米线晶体管元件及其制作方法可知，本发明并不局限于以SOI基底作为纳米线晶体管的建构基底此一技术方案，而可采用现行的一般硅基底。换句话说，本发明所提供的纳米线晶体管元件及其制作方法更具有制作工艺弹性，且可直接与现有制作工艺整合。
[0056]请参阅图7至图8，图7至图8为本发明所提供的一纳米线晶体管元件及其制作方法的一第四优选实施例的示意图。首先需注意的是，本优选实施例所提供制作方法可用以制作包含纳米线晶体管的互补式金属氧化物半导体(complementarymetal-oxi de-semi conductor,以下简称为CMOS)元件。如图7所不，CMOS元件可形成于一基底200，例如一前述的SOI基底200上，SOI基底200上可定义有一 nMOS元件区200η与一 pMOS元件区200p。在nMOS元件区200η内形成有多个纳米线210η，其通过设置于两端的连接垫220η彼此连接。同理，在pMOS元件区200p内形成有多个纳米线210p，其通过设置于两端的连接垫220p彼此连接。接下来，在nMOS元件区200η内形成一图案化硬掩模240，用以覆盖与保护nMOS元件区200η。如前所述，纳米线210η与纳米线210ρ分别包含一第一半导体核心，且该第一半导体核心可与连接垫包含相同的材料。由于第一半导体核心的材料选择与前述实施例相同，故于此不再赘述。
[0057]接下来，对pMOS元件区200ρ进行上述的第一 SEG制作工艺，以于纳米线210ρ的第一半导体核心的表面，形成一环绕且包覆第一半导体核心的第二半导体核心，以及于连接垫220ρ上形成一外延层。由于第一 SEG制作工艺针对pMOS元件进行，因此第二半导体核心与外延层优选包含SiGe，但不限于此。接下来，可依产品需求，再进行一第二 SEG制作工艺，以于第二半导体核心的表面，形成一环绕且包覆第二半导体核心的第三半导体核心，同时于连接垫220p上再形成一外延层，且第三半导体核心与此外延层优选包含硅，但也不限于此。第一半导体核心、第二半导体核心与第三半导体核心的剖视图可参阅图2C与图3C，故于此不再赘示。随后，移除图案化硬掩模240，并可接续进行栅极(示于图5)、源极/漏极、金属硅化物等制作步骤，在此都不再赘述。
[0058]当然，也可在移除图案化硬掩模240之后，在pMOS元件区200p上另形成一图案化硬掩模(图未示)。并且针对nMOS元件区200η另进行第一 SEG制作工艺，以于纳米线210η的表面形成一环绕且包覆第一半导体核心的第二半导体核心，以及于连接垫220η上形成一外延层。由于此第一 SEG制作工艺针对nMOS元件进行，因此第二半导体核心优选包含SiC，但不限于此。接下来，可依产品需求，再进行一第二 SEG制作工艺，以于第二半导体核心的表面，形成一环绕且包覆第二半导体核心的第三半导体核心，同时于连接垫220η上再形成一外延层，且第三半导体核心与此外延层优选包含硅，但也不限于此。第一半导体核心、第二半导体核心与第三半导体核心的剖视图也可参阅图2C与图3C，故于此不再赘示。
[0059]请参阅图8。在完成上述SEG制作工艺之后，在pMOS元件区200p内形成一覆盖部分各纳米线210p的栅极230p，以及于nMOS元件区200η内形成一覆盖部分各纳米线210η的栅极230η。熟悉该项技术的人士应知，栅极230ρ与230η可包含一栅极介电层与一栅极导电层。在本优选实施例中，栅极介电层可包含任何合适的介电层，例如氧化硅、氮化硅、氮氧化硅、氧化铪、或任何适用的高介电常数(high-k)材料。栅极导电层则可包含多晶硅，甚或金属栅极所需的功函数金属层等。在形成栅极230p与230η之后，可进行源极/漏极与金属硅化物等制作步骤，在此都不再赘述。
[0060]根据本优选实施例所提供的纳米线晶体管元件及其制作方法，组成CMOS元件的nMOS晶体管与pMOS晶体管也可包含多核心纳米线。利用多核心纳米线的第二半导体核心作为通道区域，可通过晶格常数不同于硅基底的特性增加载流子迀移率。另外，利用多核心纳米线的第三半导体核心，可改善纳米线与栅极介电层之间的界面，同时避免在对连接垫进行金属硅化物制作工艺可能发生的结块问题。更重要的是，本发明所提供的方法可完全整合于现有用以制作CMOS元件的制作工艺，在不增加制作工艺复杂度的前提下制作由纳米线pMOS晶体管与纳米线nMOS晶体管组成的CMOS元件。
[0061]根据本发明所提供的纳米线晶体管元件的制作方法，对已形成有纳米线的基底进行至少一次SEG制作工艺，而于纳米线表面形成另一晶格常数不同于纳米线的半导体外延层，以增加纳米线通道的载流子迀移率。是以，本发明所提供的纳米线晶体管元件为一多核心纳米线晶体管元件，该多核心纳米线晶体管元件的各纳米线通道分别包含至少第一半导体核心与第二半导体核心，第一半导体核心被第二半导体核心环绕与包覆，而第二半导体核心则作为具有较高载流子迀移率的纳米线通道。另外，通过第二道SEG制作工艺，此一多核心纳米线晶体管元件的各纳米线通道可还包含第三半导体核心，且第二半导体核心与第一半导体核心被第三半导体核心环绕与包覆，而第三半导体核心可改善纳米线与栅极介电层之间的界面。除此之外，本发明所提供的纳米线晶体管元件及其制作方法可整合于SOI基底制作工艺或一般硅基底制作工艺，本发明所提供的纳米线晶体管元件及其制作方法更可整合于CMOS元件制作工艺。简单地说，本发明所提供的纳米线晶体管元件及其制作方法具有极大的制作工艺弹性，且可在不过度增加制作工艺复杂的前提下，成功地与现有制作工艺整合。
[0062]以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
【主权项】
1.一种纳米线(nanowire)晶体管元件，包含有: 基底; 多个纳米线，形成于该基底上，且各该纳米线分别包含: 第一半导体核心；以及 第二半导体核心，该第二半导体核心环绕该第一半导体核心，且该第二半导体核心的一晶格常数(lattice constant)不同于该第一半导体核心的一晶格常数；以及栅极，环绕部分的各该纳米线。2.如权利要求1所述的纳米线晶体管元件，其中该第一半导体核心包含硅。3.如权利要求2所述的纳米线晶体管元件，其中该第二半导体核心包含锗化硅(SiGe)或碳化硅(SiC)。4.如权利要求1所述的纳米线晶体管元件，还包含第三半导体核心，形成于该第二半导体核心与该栅极之间。5.如权利要求4所述的纳米线晶体管元件，其中该第三半导体核心包含硅。6.如权利要求1所述的纳米线晶体管元件，还包含二个连接垫，分别设置于该多个纳米线的两端点。7.如权利要求6所述的纳米线晶体管元件，其中该多个连接垫与该多个纳米线与该基底隔呙。8.如权利要求6所述的纳米线晶体管元件，其中该多个连接垫与该第一半导体核心包含相同的材料。9.如权利要求6所述的纳米线晶体管元件，其中该多个连接垫与该基底包含相同的材料。10.如权利要求6所述的纳米线晶体管元件，还包含半导体层，覆盖该多个连接垫，且该半导体层与该第二半导体核心包含相同的材料。11.一种纳米线晶体管元件的制作方法，包含有: 提供一基底，该基底上悬置有多个纳米线，且各该纳米线分别包含一第一半导体核心; 进行一第一选择性外延成长(selective epitaxial growth，SEG)制作工艺，以于各该纳米线的该第一半导体核心外分别形成一第二半导体核心，且该第二半导体核心与该基底分离；以及 在该基底上形成一栅极，该栅极环绕部分的各该纳米线。12.如权利要求11所述的纳米线晶体管元件的制作方法，其中该第一半导体核心的一晶格常数不同于该第二半导体核心的一晶格常数。13.如权利要求12所述的纳米线晶体管元件的制作方法，其中该第一半导体核心包含硅，而该第二半导体核心包含锗化硅或碳化硅。14.如权利要求11所述的纳米线晶体管元件的制作方法，还包含进行一第二SEG制作工艺，以在各该纳米线上分别形成一第三半导体核心，且该第三半导体核心环绕该第二半导体核心。15.如权利要求14所述的纳米线晶体管元件的制作方法，其中该第三半导体核心包含娃。16.如权利要求11所述的纳米线晶体管元件的制作方法，其中该栅极环绕各该纳米线的中央部分。17.如权利要求11所述的纳米线晶体管元件的制作方法，还包含于该多个纳米线的两端点分别形成一连接垫。18.如权利要求17所述的纳米线晶体管元件的制作方法，还包含在进行该第一SEG制作工艺之前，形成一图案化硬掩模，且该图案化硬掩模覆盖该多个连接垫。19.如权利要求18所述的纳米线晶体管元件的制作方法，其中该图案化硬掩模覆盖部分该第一半导体核心。20.如权利要求18所述的纳米线晶体管元件的制作方法，还包含在形成该栅极层之后，移除该图案化硬掩模。
【文档编号】H01L29/06GK105895688SQ201510037261
【公开日】2016年8月24日
【申请日】2015年1月26日
【发明人】冯立伟, 蔡世鸿, 洪世芳, 林昭宏, 郑志祥
【申请人】联华电子股份有限公司