包括鳍形的集成电路器件的制作方法
【专利摘要】本发明提供了一种集成电路器件。所述集成电路器件包括衬底，其具有从衬底突出的第一鳍形场效应晶体管体和第二鳍形场效应晶体管体。第一鳍形场效应晶体管体和第二鳍形场效应晶体管体分别在集成电路器件的第一区和第二区中具有各自不同的第一形状和第二形状。
【专利说明】包括鳍形的集成电路器件
[0001]相关申请的交叉引用
[0002]本申请要求于2015年3月3日提交至韩国知识产权局的韩国专利申请N0.10-2015-0029864的优先权，该公开的全部内容以引用方式并入本文中。
技术领域
[0003]本公开涉及集成电路器件。
【背景技术】
[0004]随着电子科技的进步，半导体器件的尺寸急剧下降。由于半导体器件不仅可以得益于较快的工作速度，还可以得益于工作准确度，因此已经对包括在半导体器件中的晶体管的结构优化进行研究。特别地，已经提出的方案包括通过使用多栅极晶体管来增加集成电路器件的密度的成比例缩放技术，所述多栅极晶体管具有位于衬底上的鳍形有源区和位于鳍形有源区上的栅极。
【发明内容】
[0005]本发明构思的示例实施例可提供一种集成电路器件，所述集成电路器件具有能够有效控制泄露电流和提高多栅极晶体管在高度成比例缩放的集成电路器件中的性能的结构。
[0006]根据本发明构思的示例实施例，提供了一种集成电路器件。所述集成电路器件可包括具有逻辑区和存储器区的衬底。所述集成电路器件可包括位于逻辑区中的第一鳍形有源区，所述第一鳍形有源区具有在一个方向上从衬底表面突出第一距离的第一顶部。此外，所述集成电路器件可包括位于存储器区中的第二鳍形有源区，所述第二鳍形有源区具有在所述方向上从衬底表面突出第二距离的第二顶部。第二距离可比第一距离更长。
[0007]在各种不同的实施例中，第二顶部的第一宽度可比第一顶部的第二宽度更窄。在一些实施例中，第一鳍形有源区可包括具有第一曲率半径并具有第一圆形外表面的第一末端有源区。此外，第二鳍形有源区可包括第二末端有源区，其具有小于或等于第一曲率半径的第二曲率半径，并且具有第二圆形外表面。
[0008]根据各种不同的实施例，第一顶部可包括第一下部有源区，其具有相对于所述方向以第一倾斜角度延伸的第一倾斜侧壁。第一顶部可包括第一中部有源区，其在所述方向上从第一下部有源区突出，并且具有相对于所述方向以第二倾斜角度延伸的第二倾斜侧壁。第二倾斜角度可小于第一倾斜角度。第一顶部可包括第一上部有源区，其在所述方向上从第一中部有源区突出，并且具有相对于所述方向以第三倾斜角度延伸的第三倾斜侧壁。第三倾斜角度可大于第二倾斜角度。此外，第一顶部可包括第一末端有源区，其在所述方向上从第一上部有源区突出，并且具有第一圆形外表面。
[0009]在各种不同的实施例，第二顶部可包括第二下部有源区，其具有相对于所述方向以第四倾斜角度延伸的第四倾斜侧壁，第四倾斜角度大于第一倾斜角度。第二顶部可包括第二中部有源区，其在所述方向上从第二下部有源区突出，并且具有相对于所述方向以第五倾斜角度延伸的侧壁，第五倾斜角度小于第四倾斜角度。第二顶部可包括第二上部有源区，其在所述方向上从第二中部有源区突出，并且具有相对于所述方向以第六倾斜角度的第五倾斜侧壁，第六倾斜角度大于第五倾斜角度。此外，第二顶部可包括第二末端有源区，其在所述方向上从第二上部有源区突出，并且具有第二圆形外表面。
[0010]根据各种不同的实施例，第二下部有源区在所述方向上的第一厚度可以比第一下部有源区在所述方向上的第二厚度更厚。额外地或可替代地，第二中部有源区在所述方向上的第一厚度可以比第一中部有源区在所述方向上的第二厚度更厚。在一些实施例中，第二中部有源区的第一宽度可以比第一中部有源区的第二宽度更窄。额外地或可替代地，第二上部有源区的第一高度可以比第一上部有源区的第二高度更高。此外，第二上部有源区的第一宽度可以比第一上部有源区的第二宽度更窄。
[0011]在各种不同的实施例中，第一末端有源区的第一圆形外表面可具有第一曲率半径，并且第二末端有源区的第二圆形外表面可具有小于或等于第一曲率半径的第二曲率半径。此外，存储器区可以是静态随机存取存储器(SRAM)区。
[0012]根据各种不同的实施例，一种集成电路器件可包括具有第一区和第二区的衬底。所述集成电路器件可包括一对第一鳍形有源区，其在第一区中彼此平行地延伸并且间隔开第一距离。所述一对第一鳍形有源区中的每一个可具有在一个方向上从衬底突出的第一顶部。所述集成电路器件可包括一对第二鳍形有源区，其在第二区中彼此平行地延伸并且间隔开比第一距离更长的第二距离。所述一对第二鳍形有源区中的每一个可具有在所述方向上从衬底突出的第二顶部。此外，所述一对第二鳍形有源区中的一个的第一高度比所述一对第一鳍形有源区中的一个的第二高度更高。
[0013]在各种不同的实施例中，所述集成电路器件可包括分别位于衬底的第一区和第二区中的第一器件隔离薄膜和第二器件隔离薄膜。所述集成电路器件可包括分别位于第一器件隔离薄膜和第二器件隔离薄膜上的第一栅线和第二栅线。第一器件隔离薄膜可位于所述一对第一鳍形有源区中的每一个的第一基部的侧壁上。第一栅线可位于所述一对第一鳍形有源区中的每一个的第一顶部的侧壁上。第一顶部可具有第二高度。第二器件隔离薄膜可位于所述一对第二鳍形有源区中的每一个的第二基部的侧壁上。第二栅线可位于所述一对第二鳍形有源区中的每一个的第二顶部的侧壁上。此外，第二顶部可具有比第一顶部的第二高度更高的第一高度。在一些实施例中，第二顶部的第一宽度可以比第一顶部的第二宽度更窄。
[0014]根据各种不同的实施例，一种集成电路器件可包括具有第一区和第二区的衬底。所述集成电路器件可包括位于所述衬底的第一区上的第一器件隔离薄膜。所述集成电路器件可包括位于所述衬底的第二区上的第二器件隔离薄膜。所述集成电路器件可包括在第一区中以恒定间距间隔开的多个第一鳍形有源区。所述第一鳍形有源区中的每一个可包括在一个方向上从第一器件隔离薄膜以第一距离突出的第一顶部。此外，所述集成电路器件可包括在第二区中以可变间距间隔开的多个第二鳍形有源区。所述第二鳍形有源区中的每一个可具有在所述方向上从第二器件隔离薄膜以第二距离突出的第二顶部，第二距离比第一距离更长。
[0015]在各种不同的实施例中，第二顶部的第一宽度可以比第一顶部的第二宽度更窄。在一些实施例中，第一顶部可包括第一下部有源区，其具有相对于所述方向以第一倾斜角度延伸的第一倾斜侧壁。第一顶部可包括第一中部有源区，其在所述方向上从第一下部有源区突出，并且具有相对于所述方向以第二倾斜角度延伸的第二倾斜侧壁，第二倾斜角度小于第一倾斜角度。第一顶部可包括第一上部有源区，其在所述方向上从第一中部有源区突出，并且具有相对于所述方向以第三倾斜角度延伸的第三倾斜侧壁，第三倾斜角度大于第二倾斜角度。此外，第一顶部可包括第一末端有源区，其在所述方向上从第一上部有源区突出，并且具有第一圆形外表面。
[0016]根据各种不同的实施例，第二顶部可包括第二下部有源区，其具有相对于所述方向以第四倾斜角度延伸的第四倾斜侧壁，第四倾斜角度大于第一倾斜角度。第二顶部可包括第二中部有源区，其在所述方向上从第二下部有源区突出，并且具有相对于所述方向以第五倾斜角度延伸的侧壁，第五倾斜角度小于第四倾斜角度。第二中部有源区可具有比第一中部有源区的第二宽度更窄的第一宽度。第二顶部可包括第二上部有源区，其在所述方向上从第二中部有源区突出，并且具有相对于所述方向以第六倾斜角度延伸的第五倾斜侧壁，第六倾斜角度大于第五倾斜角度。此外，第二顶部可包括第二末端有源区，其在所述方向上从第二上部有源区突出，并且具有第二圆形外表面。
[0017]在各种不同的实施例中，第一顶部可包括具有第一圆形外表面和第一曲率半径的第一末端有源区。此外，第二顶部可包括具有第二圆形外表面和第二曲率半径的第二末端有源区，第二曲率半径等于或小于第一曲率半径。
[0018]根据各种不同的实施例，一种集成电路器件可包括具有逻辑区和存储器区的衬底。所述集成电路器件可包括分别位于所述衬底的逻辑区和存储器区上的第一器件隔离薄膜和第二器件隔离薄膜。所述集成电路器件可包括分别位于第一器件隔离薄膜和第二器件隔离薄膜上的第一栅线和第二栅线。所述集成电路器件可包括在一个方向上从逻辑区突出的第一鳍形有源区。第一鳍形有源区可包括第一基部，其包括在其上具有第一器件隔离薄膜的侧壁。此外，第一鳍形有源区可包括第一顶部，其在所述方向上从第一基部突出，并且具有在其上的第一栅线。所述集成电路器件可包括在所述方向上从存储器区突出的第二鳍形有源区。第二鳍形有源区可包括第二基部，其包括在其上具有第二器件隔离薄膜的侧壁。此外，第二鳍形有源区可包括在所述方向上从第二基部突出的第二顶部。第二顶部可具有在其上的第二栅线，并且可具有比第一顶部的第二高度更高的第一高度。
[0019]在各种不同的实施例中，第二顶部的第一宽度可以比第一顶部的第二宽度更窄。在一些实施例中，第一顶部可包括具有第一圆形外表面的第一末端有源区，第一圆形外表面具有第一曲率半径。此外，第二顶部可包括具有第二圆形外表面的第二末端有源区，第二圆形外表面具有小于第一曲率半径的第二曲率半径。在一些实施例中，第一顶部可包括第一下部有源区，所述第一下部有源区具有相对于所述方向以第一倾斜角度延伸的第一倾斜侧壁。此外，第二顶部可包括第二下部有源区，所述第二下部有源区具有相对于所述方向以第二倾斜角度延伸的第二倾斜侧壁，第二倾斜角度大于第一倾斜角度。
[0020]根据各种不同的实施例，第一顶部可包括第一中部有源区，其在所述方向上从第一下部有源区突出并且具有相对于所述方向以第三倾斜角度延伸的第三倾斜侧壁，第三倾斜角度小于第一倾斜角度。第二顶部可包括第二中部有源区，其在所述方向上从第二下部有源区突出，并且具有平行于所述方向延伸的侧壁。[0021 ]根据各种不同的实施例，一种集成电路器件可包括衬底，其具有从所述衬底突出的第一鳍形场效应晶体管(FinFET)体和第二鳍形场效应晶体管(FinFET)体。第一 FinFET体和第二 FinFET体可分别在集成电路器件的逻辑区和存储器区中具有各自不同的形状。在一些实施例中，存储器区中的第二FinFET体可以比逻辑区中的第一FinFET体更窄且更高。例如，存储器区中的第二FinFET体可以比逻辑区中的第一FinFET体高1-5纳米(nm)，并且存储器区中的第二 FinFET体可以比逻辑区中的第一 FinFET体窄至少lnm。
[0022]在各种不同的实施例中，第一FinFET体和第二FinFET体可以分别包括在位于逻辑区和存储器区中的多个第一FinFET体和第二FinFET体之中。逻辑区中的多个第一FinFET体中相邻的第一 FinFET体可以彼此间隔开第一距离。存储器区中的多个第二 FinFET体中相邻的第二 FinFET体可以彼此间隔开第二距离，第二距离比第一距离更长。此外，第一 FinFET体可包括在逻辑区中以固定间距彼此间隔开的多个第一FinFET体之中，并且第二FinFET体可包括在存储器区中以可变间距彼此间隔开的多个第二 FinFET体之中。
【附图说明】
[0023]通过以下结合附图的简要描述，将更加清楚地理解各示例实施例。所述附图指示了如本文所述的非限定性的示例实施例。
[0024]图1是根据本发明构思的一些示例实施例的集成电路器件的平面布局图。
[0025]图2是沿着图1的线2A-2A’和线2B-2B’截取的集成电路器件的截面图。
[0026]图3A是用于更详细地描述根据本发明构思的一些示例实施例的集成电路器件的第一鳍形有源区的放大截面图。
[0027]图3B是用于更详细地描述根据本发明构思的一些示例实施例的集成电路器件的第二鳍形有源区的放大截面图。
[0028]图4是根据本发明构思的一些示例实施例的集成电路器件的平面布局图。
[0029]图5是根据本发明构思的一些示例实施例的集成电路器件的平面布局图。
[0030]图6A是可包括在图5的集成电路器件的逻辑区中的逻辑器件的平面图。
[0031]图6B是沿着图6A的线6B-6B’截取的器件的截面图。
[0032]图7A是示出可包括在图5的集成电路器件的存储器区中的存储器件电路图。
[0033]图7B是图7A的存储器件的平面图。
[0034]图7C是沿着图7B的线7C-7C’截取的存储器件的截面图。
[0035]图8A至图8D是用于顺序描述制造根据本发明构思的一些示例实施例的集成电路器件的方法的截面图。
[0036]图9是根据本发明构思的一些示例实施例的存储器模块的平面图。
[0037]图10是示出根据本发明构思的一些示例实施例的显示器驱动器IC(DDI)及包括DDI的显示设备的示意性框图。
[0038]图11是示出根据本发明构思的一些示例实施例的电子系统的框图。
[0039]图12是示出根据本发明构思的一些示例实施例的电子系统的框图。
【具体实施方式】
[0040]下面参照附图来描述示例实施例。在不背离本公开的精神和指教的前提下，可存在许多不同的形式和实施例，从而使得本公开不应被理解为限于本文阐述的示例实施例。相反，提供这些示例实施例是为了使得本公开将是彻底和完整的，并且将向本领域技术人员传达本公开的范围。在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。相同的附图标记在本说明书中始终用于表示相同的元件。
[0041]本文所使用的术语仅用于描述特定实施例，而非旨在限制示例实施例。如本文所使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。应当理解，当术语“包含”、“包含……的”、“包括”和/或“包括……的”用于本说明书中时，其指示了存在所述特征、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、步骤、操作、元件、部件和/或它们的组。
[0042]应当理解，当一个元件被称作“连接至”、“親接至”或“响应于”另一元件、或“位于”另一元件时“上”时，所述一个元件可以直接连接至、直接親接至或直接响应于另一元件、或者直接位于另一元件上，或者也可以存在中间元件。与此相反，当一个元件被称作“直接连接至”、“直接耦接至”或“直接响应于”另一元件、或者“直接位于”另一元件“上”时，则不存在中间元件。相同的附图标记始终用于表示相同的元件。如本文所使用的那样，术语“和/或”包括相关的所列项目中的一个或多个的任意和所有组合。
[0043]为了便于描述，在本文中可以使用空间相对术语例如“位于……下方”、“之下”、“下部”、“之上”、“上部”等，来描述附图所示的一个元件或特征与另一个(一些)元件或特征之间的关系。应当理解，空间相对术语旨在涵盖在使用或操作中的器件除附图所示的指向之外的不同指向。例如，如果附图中的器件被翻转，则被描述为“在”另一些元件或特征“之下”或者“位于”另一些元件或特征“下方”的元件将指向为“在”另一些元件或特征“之上”。因此，示例性术语“之下”可以涵盖“之上”和“之下”这两种指向。器件可另外地指向(旋转90度或以其他指向)，并相应地解释本文所使用的空间相对描述词。
[0044]本文参照各示例实施例的理想实施例(和中间结构)的示意图的截面图来描述本发明构思的示例实施例。因此，由例如制造技术和/或公差而导致的示意图中的形状变化是可预期的。因此，本发明构思的示例实施例不应理解为限于本文示出的区域的特定形状，而应当包括由例如制造而导致的形状偏差。因此，附图示出的区域其本质上是示意性的，其形状既非旨在示出器件的区域的实际形状，也非旨在限制示例实施例的范围。
[0045]应当理解，虽然可在本文中使用术语“第一”、“第二”等来描述不同的元件，但是这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因此，第一元件可以被称作第二元件而没有脱离所述各实施例的指教。
[0046]除非另外定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属技术领域的普通技术人员之一的通常理解相同的含义。应当理解，那些诸如在常用字典中定义的术语应当被解释为与相关技术和/或本说明书的上下文中一致的含义，而不应理想化或者过于形式化地进行解释，除非在本文中明确地这样进行了定义。
[0047]如本发明实体所理解的那样，根据本文所述的各个实施例的器件以及形成所述器件的方法可实现在诸如集成电路的微电子装置中，其中根据本文所述的各个实施例的多个器件可集成在同一个微电子装置中。因此，本文所示的截面图可被复制在微电子装置内的无需正交的两个不同的方向中。因此，实现根据本文所述的各个实施例的器件的微电子装置的平面图可以包括基于微电子装置的功能而排成阵列和/或二维图案的多个器件。
[0048]根据本文所述的各个实施例的器件可以根据微电子装置的功能而散布在其他器件之中。此外，根据本文所述的各个实施例的微电子装置可在与所述两个不同方向正交的第三方向中重复，以提供三维集成电路。
[0049]因此，本文所述的截面图为根据本文所述的各个实施例的多个器件提供了支持，所述多个器件在平面图中沿着两个不同的方向延伸，并且/或者在透视图中在三个不同的方向上延伸。例如，当在器件/结构的截面图中示出单个有源区时，所述器件/结构可包括在其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，如适合于这种情况的那样)，如同通过所述器件/结构的平面图示出的那样。
[0050]图1是根据本发明构思的一些示例实施例的集成电路器件100的平面布局图。
[0051]参照图1，集成电路100可包括第一区I和第二区II。在一些实施例中，第一区I和第二区II可以分别称作集成电路器件100的第一区域和第二区域。
[0052]第一区I和第二区II可以彼此连接，或者可以彼此分隔开。在一些实施例中，第一区I和第二区II可执行相同的功能。额外地或可替代地，第一区I和第二区II可执行不同的功能。例如，第一区I可以是逻辑区的一部分，第二区II可以是逻辑区的另一部分。作为另一示例，第一区I可以是从存储器区和非存储器区选择的一个区，第二区II可以是从存储器区和非存储器区选择的另一个区。例如，存储器区可包括静态随机存取存储器(SRAM)区、动态随机存取存储器(DRAM)区、磁性/磁阻性随机存取存储器(MRAM)区、阻性随机存取存储器(RRAM)区或相变随机存取存储器(PRAM)区，非存储器区可包括逻辑区。然而，存储器区和非存储器区不限于此。作为示例，第一区I可以是逻辑区(例如，逻辑区域)，第二区II可以是SRAM区(例如，存储器/SRAM区域)。
[0053]集成电路器件100的第一区I可包括:多个第一鳍形有源区FA，它们以不变(例如，恒定/固定)的间距彼此平行地延伸；以及多个第一栅极GA，它们位于所述多个第一鳍形有源区FA上，在与所述多个第一鳍形有源区FA交叉(例如，垂直)的方向上延伸。第一鳍形晶体管TRl可形成在多个第一鳍形有源区FA和多个第一栅极GA彼此交叉/相交的多个部分/区域中的每一个之中。
[0054]集成电路器件100的第二区II可包括:彼此平行地延伸的多个第二鳍形有源区FB;以及多个第二栅极GB，它们位于所述多个第二鳍形有源区FB上，在与所述多个第二鳍形有源区FB交叉(例如，垂直)的方向上延伸。所述多个第二鳍形有源区FB可形成为具有可变间距，从而使得第一对相邻分隔开的第二鳍形有源区FB之间的距离可不同于第二对相邻分隔开的第二鳍形有源区FB之间的距离。
[0055]第二鳍形晶体管TR2可形成在多个第二鳍形有源区FB和多个第二栅极GB彼此交叉/相交的各部分/区域中。
[0056]多个第一鳍形有源区FA和多个第二鳍形有源区FB分别被描述为位于第一区I和第二区II中，但是本发明构思不限于此。例如，可在第一区I和第二区II的每一个之中形成一个或多个鳍形有源区，并且没有特别限定所述一个或多个鳍形有源区的数量。此外，在一些实施例中，第一鳍形有源区FA和第二鳍形有源区FB可称作鳍形场效应晶体管(FinFET)体。例如，第一鳍形有源区FA可以是位于集成电路器件100的逻辑区(例如，第一区I)中的FinFET体，第二鳍形有源区FB可以是位于集成电路器件100的存储器区(例如，第二区II)中的 FinFET 体。
[0057]图2是沿着图1的线2A-2A’和线2B-2B’截取的集成电路器件的截面图。
[0058]虽然在图2中示出了形成在第一区I中的多个第一鳍形有源区FA之中的一个特定第一鳍形有源区FA以及形成在第二区I I中的多个第二鳍形有源区FB之中的一个特定第二鳍形有源区FB，但是将参照图2描述的特定第一鳍形有源区FA和特定第二鳍形有源区FB的具体说明可应用于图1所示的多个第一鳍形有源区FA中的任意一个以及多个第二鳍形有源区FB中的任意一个。
[0059]参照图1和图2，形成在集成电路器件100的第一区I中的第一鳍形有源区FA可在垂直于衬底110的主表面IlOM的第一方向(Z方向)上从衬底110突出。第一鳍形有源区FA可以在垂直于第一方向(Z方向)的第二方向(X方向)上在衬底110上延伸得最长/主要延伸。第一鳍形有源区FA可包括:第一基部BI，其具有被第一器件隔离薄膜112覆盖的侧壁；以及第一顶部Tl，其从第一基部BI开始在第一方向(Z方向)上延伸，并且从第一器件隔离薄膜112突出/突出超过第一器件隔离薄膜112。
[0060]形成在集成电路器件100的第二区II中的第二鳍形有源区FB可在垂直于衬底110的主表面IlOM的第一方向(Z方向)上从衬底110突出。第二鳍形有源区FB可包括:第二基部B2，其具有被第二器件隔离薄膜114覆盖的侧壁；以及第二顶部T2，其从第二基部B2开始在第一方向(Z方向)上延伸，并且从第二器件隔离薄膜114突出/突出超过第二器件隔离薄膜114。
[0061]形成在第二区II中的第二鳍形有源区FB的高度可以大于(例如，离主表面IlOM更远)形成在第一区I中的第一鳍形有源区FA的高度。第二鳍形有源区FB的高度与第一鳍形有源区FA之间的差值Δ H可以在约I纳米(nm)至约5纳米的范围内，但是其不限于此。
[0062]衬底110可包括诸如娃(Si )或锗(Ge)的半导体或者诸如娃锗(SiGe)、碳化娃(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP)的化合物半导体。作为另一示例，衬底110可具有绝缘体上硅(SOI)结构。衬底110可包括导电区，例如杂质掺杂的阱或杂质掺杂的结构。多个第一鳍形有源区FA和多个第二鳍形有源区FB可通过对衬底110的各部分进行刻蚀而获得/形成，并且可利用与衬底110相同的材料形成。
[0063]第一器件隔离薄膜112和第二器件隔离薄膜114中的每一个可包括氧化物薄膜、氮化物薄膜或者它们的组合。
[0064]形成在第一区I中的第一鳍形有源区FA的第一基部BI和形成在第二区II中的第二鳍形有源区FB的第二基部B2可具有近似相同的形状。例如，形成在第一区I中的第一鳍形有源区FA的第一基部BI的底面宽度BWl可以与形成在第二区II中的第二鳍形有源区FB的第二基部B2的底面宽度BW2相同或实质上/近似地相同。形成在第一区I中的第一鳍形有源区FA的第一基部BI的高度BHl可以与形成在第二区II中的第二鳍形有源区FB的第二基部B2的高度BH2相同或实质上/近似地相同。
[0065]图3A是根据本发明构思的示例实施例的用于更详细地说明参照图1和图2描述的第一鳍形有源区FA的放大截面图。
[0066]在图3A中示出了多个第一鳍形有源区FA中的单个/单独的第一鳍形有源区FA。将要参照图3A描述的第一鳍形有源区FA的详细说明可以应用到图1所示的多个第一鳍形有源区FA中的任意一个。
[0067]参照图3A，形成在第一区I中的第一鳍形有源区FA的第一顶部Tl可包括第一下部有源区132、第一中部有源区134、第一上部有源区136和第一末端有源区138，它们从第一基部BI开始在第一方向(Z方向)上顺序地布置/放置，并且一体化地彼此连接。
[0068]第一下部有源区132可在第一方向(Z方向)上从第一基部BI突出，并且具有以第一倾斜角度ΘΑ1倾斜的第一倾斜侧壁SAl。在此方面，第一区I中的“倾斜角度”意指:由垂直于衬底110的主表面IlOM并且在与第一鳍形有源区FA的延伸方向相同的方向上延伸的表面(例如，X-Z平面)与第一鳍形有源区FA的侧壁形成的角度。第一下部有源区132可具有第一高度HAl。
[0069]第一中部有源区134可在第一方向(Z方向)上从第一下部有源区132突出，并且具有以第二倾斜角度ΘΑ2倾斜的第二倾斜侧壁SA2，第二倾斜角度ΘΑ2小于第一倾斜角度ΘΑ1。第一中部有源区134可具有第二高度HA2。在一些实施例中，第一中部有源区134的第二高度HA2可以大于第一下部有源区132的第一高度HA1(HA1<HA2)。
[0070]第一上部有源区136可在第一方向(Z方向)上从第一中部有源区134突出，并且具有以第三倾斜角度ΘΑ3倾斜的第三侧壁SA3，第三倾斜角度ΘΑ3大于第二倾斜角度ΘΑ2。第一上部有源区136可具有第三高度HA3。在一些实施例中，第一上部有源区136的第三高度HA3可以小于第二高度HA2。
[0071]第一末端有源区138可在第一方向(Z方向)上从第一上部有源区136突出，并且具有圆形外表面RA。第一末端有源区138可具有第四高度HA4。第一末端有源区138的圆形外表面RA可具有根据第一末端宽度TWl和第一末端有源区138的第四高度HA4确定的预定曲率半径。
[0072]在一些实施例中，第二倾斜侧壁SA2可以第二倾斜角度ΘΑ2从第一下部有源区132延伸，第二倾斜角度ΘΑ2等于或大于O度，并且从小于第一中部有源区134的第一倾斜角度ΘAl的值的范围中选取(OS ΘΑ2<ΘΑ1)。在此方面，第二倾斜角度ΘΑ2为O度的情况可以指第二倾斜侦_SA2在垂直于衬底110的主表面IlOM的平面(例如，X-Z平面)内与第一方向(Ζ方向)平行地延伸。
[0073]第一基部BI可具有第四倾斜侧壁SA4，其相对于第一方向(Z方向)以第四倾斜角度ΘΑ4延伸(ΘΑ4< ΘΑ1)。如图2所示，第一基部BI的第四倾斜侧壁SA4可被第一器件隔离薄膜112覆盖。
[0074]在第一区I的第一鳍形有源区FA中，第一下部有源区132的底面132L在第一鳍形有源区FA的宽度/横向方向(Y方向)上可具有第一宽度WA1。第一宽度WAl可以比第一基部BI的底面BlL的宽度BWl更小/更窄(WAKBWl)。第一中部有源区134的底面134L在第一鳍形有源区FA的宽度/横向方向(Y方向)上可具有比第一宽度WAl更小/更窄的第二宽度WA2(WA2<WAl)。第一上部有源区136的底面136L在在第一鳍形有源区FA的宽度/横向方向(Y方向)上可具有比第二宽度WA2更小/更窄的第三宽度WA3(WA3<WA2)。第一末端有源区138的底面138L在第一鳍形有源区FA的宽度/横向方向(Y方向)上可具有比第三宽度WA3更小/更窄的第一末端宽度TWl (TWl <WA3)。
[0075]在一些实施例中，第一鳍形有源区FA可具有相对较大(例如，大/高)的长宽比，并且可具有高度FHl，其为第一基部BI的底面BlL的宽度BWl的至少4倍。在一些实施例中，从第一下部有源区132的底面132L到第一末端有源区138的顶端的高度THl可以是第一下部有源区132的底面132L的第一宽度WAl的至少3倍。
[0076]在一些实施例中，第一末端有源区138的第四高度HA4可以小于以下高度中的至少一个:第一下部有源区132的第一高度HAl、第一中部有源区134的第二高度HA2以及第一上部有源区136的第三高度HA3。
[0077]如图2所示，集成电路器件100的第一区I的第一鳍形晶体管TRl可具有覆盖第一鳍形有源区FA的第一顶部Tl的第一栅介电薄膜152以及覆盖第一鳍形有源区FA的第一顶部Tl的第一栅线162，第一顶部Tl和第一栅线162具有介于其间的第一栅介电薄膜152。第一栅线162可构成图1所示的第一栅极GA。
[0078]第一栅介电薄膜152可延伸以覆盖第一顶部Tl的第一倾斜侧壁SAl、第二倾斜侧壁SA2、第三倾斜侧壁SA3和圆形外表面RA。第一栅线162可覆盖第一顶部Tl的第一倾斜侧壁SAl、第二倾斜侧壁SA2、第三倾斜侧壁SA3和圆形外表面RA，并且具有介于其间的第一栅介电薄膜152。
[0079]图3B是根据本发明构思的示例实施例的用于更详细地说明参照图1和图2描述的第二鳍形有源区FB的放大截面图。
[0080]在图3B中示出了多个第二鳍形有源区FB中的单个/单独的第二鳍形有源区FB。将要参照图3B描述的第二鳍形有源区FB的详细说明可以应用到图1所示的多个第二鳍形有源区FB中的任意一个。
[0081]参照图3B，形成在第二区II中的第二鳍形有源区FB的第二顶部T2可包括第二下部有源区142、第二中部有源区144、第二上部有源区146和第二末端有源区148，它们从第二基部B2开始在第一方向(Z方向)上顺序地布置/放置，并且一体化地彼此连接。
[0082]第二下部有源区142可在第一方向(Z方向)上从第二基部B2突出，并且具有以第一倾斜角度ΘΒ1倾斜的第一倾斜侧壁SB1。在此方面，第二区II中的“倾斜角度”意指:由垂直于衬底110的主表面IlOM并且在与第二鳍形有源区FB的延伸方向相同的方向上延伸的表面(例如，X-Z平面)与第二鳍形有源区FB的侧壁形成的角度。第二下部有源区142可具有第一高度HBl。在一些实施例中，第二下部有源区142的第一高度HBl可以大于形成在第一区I中的第一下部有源区132的第一高度HA1(HB1>HA1)。包括在第二下部有源区142中的第一倾斜侧壁SBl的第一倾斜角度ΘΒ1可以大于包括在形成于第一区I内的第一下部有源区132中的第一倾斜侧壁341的第一倾斜角度0々1(见图34)(041<081)。
[0083]第二中部有源区144可在第一方向(Z方向)上从第二下部有源区142突出，并且具有第二侧壁SB2，其以比第一倾斜角度ΘΒ1更小的倾斜角度延伸。在一些实施例中，包括在第二中部有源区114中的第二侧壁SB2的倾斜角度可以是O度。因此，第二侧壁SB2可在垂直于衬底110的主表面I1M的平面(例如，X-Z平面)中在第一方向(Z方向)上延伸。第二中部有源区144可具有第二高度HB2。在一些实施例中，第二中部有源区144的第二高度HB2可以大于第二下部有源区142的第一高度HB1(HB1<HB2)。在一些实施例中，第二中部有源区144的第二高度HB2可以大于形成在第一区I中的第一中部有源区134的高度HA2(HA2<HB2)。
[0084]第二上部有源区146可在第一方向(Z方向)上从第二中部有源区144突出，并且具有以第三倾斜角度ΘΒ3延伸的第三倾斜侧壁SB3。在一些实施例中，第三倾斜侧壁SB3的第三倾斜角度ΘΒ3可小于第一倾斜侧壁SBl的第一倾斜角度ΘΒ1(ΘΒ3<ΘΒ1)。第二上部有源区146可具有第三高度ΗΒ3。在一些实施例中，第二上部有源区146的第三高度ΗΒ3可小于第二中部有源区144的第二高度ΗΒ2(ΗΒ3<ΗΒ2)。
[0085]第二末端有源区148可在第一方向(Z方向)上从第二上部有源区146突出，并且具有圆形外表面RB。第二末端有源区148可具有第四高度ΗΒ4。第二末端有源区148的圆形外表面RB可具有根据第二末端有源区148的第二末端宽度TW2和第四高度ΗΒ4确定的预定曲率半径。在一些实施例中，第二末端有源区148的圆形外表面RB的曲率半径可以等于或大于第一末端有源区138的圆形外表面RA的曲率半径。
[0086]第二基部Β2可具有第四倾斜侧壁SB4，其相对于第一方向(Ζ方向)以第四倾斜角度ΘΒ4延伸(ΘΒ4<ΘΒ1)。如图2所示，第二基部Β2的第四倾斜侧壁SB4可被第二器件隔离薄膜114覆盖。
[0087]在第二鳍形有源区FB中，第二下部有源区142的底面142L在第二鳍形有源区FB的宽度/横向方向(Y方向)上可具有第一宽度WBl。第一宽度WBl可比第二基部Β2的底面B2L的宽度BW2更小/更窄(WB1<BW2)。
[0088]在第二鳍形有源区FB中，第二中部有源区144的底面144L在第二鳍形有源区FB的宽度/横向方向(Y方向)上可具有比第一宽度WBl更小/更窄的第二宽度WB2(WB2<WB1)。包括在第二鳍形有源区FB中的第二中部有源区144的第二宽度WB2可以比形成在第一区I中的第一鳍形有源区FA的第一中部有源区134的第二宽度WA2更小/更窄(WB2<WA2)。在一些实施例中，第二中部有源区144的第二宽度WB2可以比形成在第一区I中的第一中部有源区134的第二宽度WA2小/窄lnm，但是不限于此。例如，在一些实施例中，第二宽度WB2可以比第二宽度WA2至少窄lnm。
[0089]在第二鳍形有源区FB中，第二上部有源区146的底面146L可具有第三宽度WB3，其等于或小于/窄于第二鳍形有源区FB在宽度/横向方向(Y方向)上的第二宽度WB2(WB3 <WB2)。第二上部有源区146的第三宽度WB3可以比形成在第一区I中的第一上部有源区136的第三宽度143更小/更窄(胃83<胃厶3)。
[0090]在第二鳍形有源区FB中，第二末端有源区148的底面148L可具有第二末端宽度TW2，其比第二鳍形有源区FB在宽度/横向方向(Y方向)上的第三宽度WB3更小/更窄。第二末端有源区148的第二末端宽度TW2可比形成在第一区I中的第一末端有源区138的第一末端宽度TWl(见图3A)更小/更窄(TW2<TW1)。
[0091 ]在一些实施例中，第二鳍形有源区FB可具有相对较大(例如，大/高)的长宽比，并且可具有高度FH2，其为第二基部B2的底面B2L的宽度BW2的至少4倍。在一些实施例中，从第二下部有源区142的底面142L到第二末端有源区148的顶端的高度TH2可以是第二下部有源区142的底面142L的第一宽度WBl的至少3倍。第二鳍形有源区FB的长宽比可以大于(例如，大于/高于)形成在第一区I中的第一鳍形有源区FA的长宽比。也就是说，当形成在第一区I中的第一基部BI的底面BlL的宽度BWl与形成在第二区II中的第二基部B2的底面B2L的宽度BW2相同时，形成在第二区II中的第二鳍形有源区FB的高度FH2可以大于形成在第一区I中的第一鳍形有源区FA的高度FH1。当形成在第一区I中的第一下部有源区132的底面132L的第一宽度WAl和形成在第二区II中的第二下部有源区142的底面142L的第一宽度WBl相同时，形成在第二区II中的第二鳍形有源区FB的第二顶部T2的高度TH2可以大于形成在第一区I中的第一鳍形有源区FA的第一顶部Tl的高度THl。
[0092]在一些实施例中，第二末端有源区148在第一方向(Z方向)上的第四高度HB4可小于以下高度中的至少一个:第二下部有源区142的第一高度HB1、第二中部有源区144的第二高度HB2以及第二上部有源区146的第三高度HB3。在一些实施例中，第二末端有源区148的第四高度HB4可以大于形成在第一区I中的第一末端有源区138的第四高度HA4，但是不限于此。
[0093]如图2所示，集成电路器件100的第二区II的第二鳍形晶体管TR2可包括:第二栅介电薄膜154，其覆盖第二鳍形有源区FB的第二顶部T2;以及第二栅线164，其覆盖第二鳍形有源区FB的第二顶部T2，并且第二栅介电薄膜154介于第二顶部T2与第二栅线164之间。第二栅线164可构成图1所示的第二栅极GB。
[0094]第二栅介电薄膜154可延伸以覆盖第二顶部T2的第一倾斜侧壁SBl、第二侧壁SB2、第三倾斜侧壁SB3和圆形外表面RB。第二栅线164可覆盖第二顶部T2的第一倾斜侧壁SB1、第二侧壁SB2、第三倾斜侧壁SB3和圆形外表面RB，并且具有介于其间的第二栅介电薄膜154。
[0095]在一些实施例中，第一栅介电(例如，绝缘)薄膜152和第二栅介电薄膜154中的每一个可由氧化硅层、高k介电层或其组合形成。高k介电层可由介电常数比氧化硅层更高的材料形成。例如，第一栅介电/绝缘薄膜152和第二栅介电/绝缘薄膜154可具有约10至约25的介电常数。高k介电层可由从氧化铪、氮氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化错娃、氧化钽、氧化钛、氧化钡锁钛、氧化钡钛、氧化锁钛、氧化乾、氧化铝、铅钪钽氧化物、铌酸铅锌及其组合中选择的材料形成，但是不限于此。可利用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺形成第一栅介电/绝缘薄膜152和第二栅介电/绝缘薄膜154。在一些实施例中，第一栅介电/绝缘薄膜152和第二栅介电/绝缘薄膜154可具有相同的堆叠结构。可替代地，第一栅介电/绝缘薄膜152和第二栅介电/绝缘薄膜154可具有不同的堆叠结构。
[0096]第一栅线162和第二栅线164可包括用于调整功函数的含金属层以及用于填充形成在含金属层上部的空间的间隙填充含金属层。在一些实施例中，第一栅线162和第二栅线164可具有顺序堆叠金属氮化物层、金属层、导电覆盖层和间隙填充金属薄膜的结构。金属氮化物层和金属层可包括从包含以下物质的组合中选择的至少一种:钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(TB)、镝(Dy)、铒(Er)和钯(Pd)。可利用ALD工艺、金属有机ALD(MOALD)工艺或金属有机CVD(MOCVD)工艺形成金属氮化物层和金属层中的每一个。导电覆盖层可以充当保护层，其保护金属层表面不被氧化/防止金属层表面被氧化。当在金属层上沉积了另一导电层时，导电覆盖层可以充当有助于沉积的润湿层。导电覆盖层可由诸如氮化钛(TiN)或氮化钽(TaN)的金属氮化物或其组合形成，但是不限于此。间隙填充金属薄膜可在导电覆盖层上延伸。间隙填充金属薄膜/层可由W薄膜形成。可利用ALD工艺、CVD工艺或PVD工艺形成间隙填充金属薄膜。间隙填充金属薄膜可以填充由导电覆盖层/薄膜的上表面上的阶梯部形成的凹进空间而没有空缺。
[0097]如图1所示，在第一区I内，第一源极/漏极区172可在多个第一鳍形有源区FA中形成在第一栅极GA的两侧。在第二区II内，第二源极/漏极区174可在多个第二鳍形有源区FB中形成在第二栅极GB的两侧。
[0098]在一些实施例中，第一源极/漏极区172和第二源极/漏极区174中的至少一个可包括杂质离子注入区/区域，其形成在第一鳍形有源区FA和第二鳍形有源区FB的一部分中。在一些实施例中，第一源极/漏极区172和第二源极/漏极区174中的至少一个可包括从第一鳍形有源区FA和第二鳍形有源区FB外延生长的半导体层。第一源极/漏极区172和第二源极/漏极区174中的至少一个可包括具有多个外延生长的SiGe层的嵌入式SiGe结构、外延生长的Si层或外延生长的SiC层。
[0099]如上文参照图1至图3B描述的那样，集成电路器件100可包括在第一区I和第二区II中的具有各个不同形状的鳍形有源区，从而相对容易地控制高度成比例缩放的场效应晶体管(FET)中的泄漏电流、改善FET的性能，并且相对容易地实现在第一区I和第二区II中执行不同功能的多栅极晶体管。此外，本发明实体认识到，本文描述的不同形状可以指不同长宽比和/或具有不同角度/曲率的表面。
[0100]图4是根据本发明构思的示例实施例的集成电路器件200的平面布局图。图1与图4之间相同的附图标记用于表示相同的元件，从而可忽略对其的详细描述。
[0101]参照图4，集成电路器件200可包括第一区I和第二区II。
[0102]在集成电路器件200中，在第一区I内，第一栅极GA可以延伸与第一鳍形有源区FA交叉，在第二区II内，第二栅极GB可以延伸与第二鳍形有源区FB交叉。
[0103]然而，本发明构思不限于图1和图4所示的集成电路器件。例如，在第一区I和第二区II中的每一个内，不止一个栅极可以延伸而与不止一个鳍形有源区交叉，并且栅极的数量和鳍形有源区的数量不限于图1和图4所示的个数/数量。
[0104]图5是根据本发明构思的示例实施例的集成电路器件300的平面布局图。
[0105]参照图5，集成电路器件300可包括逻辑区310和存储器区320。
[0106]逻辑区310可对应于上文参照图1描述的第一区I，并且可包括上文参照图1、图2和图3A描述的第一鳍形有源区FA。逻辑区310可包括多种不同类型的包括多个电路元件的逻辑单元(例如晶体管、寄存器等)来作为执行期望逻辑功能的标准单元(例如缓冲器)。例如，逻辑单元可包括AND、NAND、OR、NOR、XOR(异或)、XNOR(异或非)、INV(反相器)、ADD(加法器)、8叩(缓冲器)、01^(延迟器)、？11^滤波器)、多路复用器(1?171?11')、(^1(01?/^仰/INVERTER)、A0(AND/0R)、A0I(AND/0R/INVERTER)、D触发器、复位触发器、主从触发器、锁存器等。然而，上述单元仅为示例，根据本发明构思的逻辑单元不限于此。
[0107]存储器区320可对应于上文参照图1描述的第二区II，并且可包括上文参照图1、图2和图3B描述的第二鳍形有源区FB。存储器区320可包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一个。
[0108]图6A是可包括在集成电路器件300的逻辑区310中的逻辑器件400的平面图。图6B是沿着图6A的线6B-6B’截取的器件400的截面图。图1至图5以及图6A和图6B之间的相同附图标记用于表示相同的元件，并且因此可省略其具体描述。
[0109]参照图6A和图6B，逻辑器件400可包括单元LC，其形成在衬底110上，并且包括单元边界410和至少一个逻辑功能电路。
[0110]单元LC可包括第一器件区420A和第二器件区420B。多个第一鳍形有源区FA可在第一器件区420A和第二器件区420B内在一个方向(X方向)上延伸。
[0111]第一器件隔离薄膜112可在衬底110上形成在多个第一鳍形有源区FA之间。多个第一鳍形有源区FA可从第一器件隔离薄膜112以鳍形形状突出。
[0112]多个第一鳍形有源区FA可以恒定间距形成在第一器件区420A和第二器件区420B内。因此，多个第一鳍形有源区FA之间的间隔距离LI可以恒定。
[0113]多条第一栅线162可在第二方向(Y方向)上延伸而与单元LC内的多个第一鳍形有源区FA交叉。晶体管可形成在多条第一栅线162与多个第一鳍形有源区FA彼此交叉/交会的各点处。多条第一栅线162可以分别由形成在衬底110上的多个FinFET器件共享。
[0114]逻辑器件400可具有上文参照图1、图2和图3A描述的集成电路器件100的第一鳍形有源区FA和第一栅线162的特性。
[0115]图7A是示出可包括在图5的集成电路器件300的存储器区320中的存储器件500的电路图。图7A是包括6个晶体管的6T SRAM单元的电路图。图7B是图7A的存储器件500的平面图。图7C是沿着图7B的线7C-7C’截取的存储器件500的截面图。图1至图5和图7A至图7C之间的相同附图标记用于表示相同的元件，并且因此可省略其详细描述。
[0116]参照图7A，存储器件500可包括在电源节点Vcc与接地节点Vss之间彼此并联连接的一对反相器INVl和INV2以及分别连接至反相器INVl和反相器INV2的第一传输晶体管PSl和第二传输晶体管PS2。第一传输晶体管PSl和第二传输晶体管PS2可分别连接至位线BL和互补位线/BL。第一传输晶体管PSl和第二传输晶体管PS2的栅极可连接至字线WL。
[0117]第一反相器INVl可包括彼此串联连接的第一上拉晶体管HJl和第一下拉晶体管roi。第二反相器INV2可包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管TO2。第一上拉晶体管PUl和第二上拉晶体管PU2可配置为PMOS晶体管。第一下拉晶体管PDl和第二下拉晶体管TO2可配置为NMOS晶体管。
[0118]对于要形成一个锁存电路的第一反相器INVl和第二反相器INV2而言，第一反相器INVl的输入节点可连接至第二反相器INV2的输出节点，并且第二反相器INV2的输入节点可连接至第一反相器INVl的输出节点。
[0119]图7B是图7A的存储器件500的平面图。图7C是沿着图7B的线7C-7C’截取的存储器件500的截面图。图1至图5以及图7A至图7C之间的相同附图标记用于表示相同的元件，并且因此可省略其详细描述。
[0120]参照图7B和图7C，存储器件500可包括SRAM阵列510，SRAM阵列510包括在衬底110上排列为矩阵的多个SRAM单元510A、510B、510C和510D。在图7B和图7C中示出了四个SRAM单元510A、510B、510C和510D，每个存储单元包括6个FinFET。
[0121]多个SRAM单元510A、510B、510C和510D可具有图7A所示的电路图。
[0122]多个31^1单元51(^、5108、510(:和5100可包括多个第二鳍形有源区？8，其从衬底110突出并且在一个方向(X方向)上彼此平行地延伸。
[0123]第二器件隔离薄膜114可在衬底110上形成在多个第二鳍形有源区FB之间。多个第二鳍形有源区FB可从第二器件隔离薄膜114以鳍形形状突出。
[0124]多条第二栅线164可在覆盖多个SRAM单元510A、510B、510C和510D中的多个第二鳍形有源区FB的第二顶部T2的同时，在一个方向(Y方向)上延伸而与多个第二鳍形有源区FB交叉。
[0125]多个第二鳍形有源区？8可以可变间距形成在多个31^1单元51(^、5108、510(:和510D中。因此，多个第二鳍形有源区FB之间的间隔距离L2可根据位置而不同。例如，在一些实施例中，多个第二鳍形有源区FB之间的间隔距离L2可以比形成在图5所示的集成电路器件100的逻辑区310中的多个第一鳍形有源区FA、包括在图6A和图6B所示的逻辑器件400中的多个第一鳍形有源区FA之间的间隔距离LI更大/更长。
[0126]包括在多个SRAM单元510A、510B、510C和510D中的第一上拉晶体管PU1、第一下拉晶体管ro1、第一传输晶体管ps1、第二上拉晶体管PU2、第二下拉晶体管ro2和第二传输晶体管PS2可实现为多个FinFET器件，其形成在多条栅线164和多个第二鳍形有源区FB彼此交叉/交会的各点处。
[0127]例如，晶体管可分别形成在SRAM单元510A中的多个第二鳍形有源区FB和多条第二栅线164的六个交叉点上，并且可包括第一传输晶体管PS1、第二传输晶体管PS2、第一下拉晶体管TO1、第二下拉晶体管TO2、第一上拉晶体管PUl和第二上拉晶体管PU2。
[0128]第一上拉晶体管PUl和第二上拉晶体管PU2中的每一个可配置为PMOS晶体管。第一下拉晶体管PDl、第二下拉晶体管Η)2、第一传输晶体管PSl和第二传输晶体管PS2中的每一个可配置为NMOS晶体管。
[0129]存储器件500可具有上文参照图1、图2和图3Β描述的集成电路器件100的第二鳍形有源区FB和第二栅线164的特性。
[0130]图8Α至图8D是用于顺序描述制造根据本发明构思的一些示例实施例的集成电路器件100的方法的截面图。图8Α至图8D是沿着图1的线2Α-2Α’和线2Β-2Β’截取的集成电路器件100的截面图。现在将参照图8Α至图8D来描述制造图1和图2所示的集成电路器件100的示例方法。图1至图3Β和图8Α至图8D之间的相同附图标记用于表示相同的元件，并且因此可省略其详细描述。
[0131]参照图8Α，可制备包括第一区I和第二区II的衬底110。此后，可去除衬底110的一部分，多个第一沟槽Rl可形成在衬底110的第一区I，多个第二沟槽R2可形成在衬底110的第二区II，多个初始有源区Fl和F2可包括形成在第一区I中的第一初始有源区Fl和形成在第二区II中的第二初始有源区F2。
[0132]第一初始有源区Fl和第二初始有源区F2可沿着垂直于衬底110的主表面IlOM的方向(Ζ方向)向上突出，可在一个方向(X方向)上延伸，并且可以是鳍形。
[0133]第一区I可用于形成如图6Α所示的以不可变(例如，恒定/固定的)间距排列的多个第一鳍形有源区FA。因此，以不可变间距排列的多个第一初始有源区Fl可形成在第一区I中。同时，第二区I I可用于形成如图7Β所示的以可变间距排列的多个第二鳍形有源区FB。因此，以可变间距排列的多个第二初始有源区F2可形成在第二区II中。
[0134]在一些实施例中，为了形成多个第一沟槽Rl和多个第二沟槽R2，可形成多个掩模图案，其覆盖衬底110的上表面要作为有源区的一部分，并且可利用多个掩模图案作为刻蚀掩模来对衬底110进行刻蚀。多个掩模图案可具有焊盘氧化物薄膜图案和氮化物薄膜图案顺序堆叠的结构，但是不限于此。
[0135]参照图8Β，可在衬底110的第一区I和第二区II中形成分别填充多个第一沟槽Rl和多个第二沟槽R2的第一器件隔离薄膜112和第二器件隔离薄膜114。
[0136]第一器件隔离薄膜112和第二器件隔离薄膜114可具有平坦的上表面。第一器件隔离薄膜112的上表面可以位于与第一区I中的第一初始有源区Fl的上表面相同的水平。第二器件隔离薄膜114的上表面可以位于与第二区II中的第二初始有源区F2的上表面相同的水平。
[0137]在一些实施例中，第一器件隔离薄膜112和第二器件隔离薄膜114可包括氧化物薄膜、氮化物薄膜或其组合，但是不限于此。
[0138]参照图SC，可在第一器件隔离薄膜112和第二器件隔离薄膜114上同时执行凹进处理。凹进处理可从图SB所示的第一区I和第二区II中的第一器件隔离薄膜112和第二器件隔离薄膜114的上表面去除第一器件隔离薄膜112和第二器件隔离薄膜114的一些部分。
[0139]在一些实施例中，干刻蚀处理、湿刻蚀处理或将干刻蚀处理与湿刻蚀处理组合的刻蚀处理可用于针对第一器件隔离薄膜112和第二器件隔离薄膜114执行凹进处理。可在第一区I和第二区II中执行相同条件的刻蚀处理，以针对第一器件隔离薄膜112和第二器件隔离薄膜114执行凹进处理。
[0140]在针对第一器件隔离薄膜112和第二器件隔离薄膜114的凹进处理期间，可消耗在第一区I和第二区II中暴露的第一初始有源区Fl和第二初始有源区F2的上表面的一部分，这是由于可将第一初始有源区Fl和第二初始有源区F2的上表面暴露于刻蚀气氛和/或清洁环境，并由于氧化和/或清洁而相应地进行消耗。
[0141]例如，反应离子刻蚀处理可用于执行针对第一器件隔离薄膜112和第二器件隔离薄膜114的凹进处理。因此，可在第一区I中消耗以虚线表示的第一初始有源区Fl的表面的一部分，并且因此可获得如参照图1、图2和图3A描述的第一鳍形有源区FA，并且可暴露第一鳍形有源区FA的第一顶部Tl。可在第二区II中消耗以虚线表示的第二初始有源区F2的表面的一部分，并且因此可获得如参照图1、图2和图3B所述的第二鳍形有源区FB，并且可暴露第二鳍形有源区FB的第二顶部T2。
[0142]更详细地，如同参照图8A描述的那样，第一区I可包括以不可变(例如，恒定/固定)间隔形成的多个第一初始有源区Fl，而第二区II可包括以可变间距形成的多个第二初始有源区F2。因此，在第一区I中多个第一初始有源区Fl之间的间隔距离可以恒定，并且可小于第二区II中多个第二初始有源区F2之间的间隔距离，而第二区II中多个第二初始有源区F2之间的间隔距离可以是可变的，并且可大于第一区I中多个第一初始有源区Fl之间的间隔距离。
[0143]在从图SB的结果性结构去除第一器件隔离薄膜112和第二器件隔离薄膜114中的每一个的一部分的凹进处理期间，由于在凹进处理期间去除的第一器件隔离薄膜112的量可以增加，因此在第一区I中第一初始有源区Fl的第一顶部Tl的暴露区域的大小可以逐渐增加，并且与第一顶部Tl的下侧相比，第一顶部Tl的上侧可在更长的时间段内暴露于第一区I的刻蚀气氛850中。在第一区I的刻蚀气氛850下，可从第一顶部Tl的外表面消耗暴露于第一区I的刻蚀气氛850的第一顶部Tl的达到预定厚度的一部分。特别地，在第一器件隔离薄膜112的刻蚀气氛850下散射的反应离子可与从第一器件隔离薄膜112突出的第一初始有源区Fl的上部碰撞，这会导致从第一器件隔离薄膜112突出的第一初始有源区Fl上部的表面在第一区I的刻蚀气氛850下被消耗。因此，与第一顶部Tl的侧壁部分相比，在顶部中的从突出于第一器件隔离薄膜112的第一初始有源区Fl的上部表面消耗的第一初始有源区Fl的量可以更大，并且第一顶部Tl的侧壁可以远离第一基部BI的方式逐渐变尖(S卩，与侧壁部分相比，在顶部中的从第一器件隔离薄膜112突出的第一初始有源区Fl的上部的厚度减少可以更大)。
[0144]在第一区I中，由于多个第一初始有源区Fl以恒定间距形成并且多个第一初始有源区Fl之间的间隔距离可以相对较小，因此多个第一初始有源区Fl之间的间隔可以相对较小。因此，在多个第一初始有源区Fl从第一器件隔离薄膜112突出的各部分中，顶部比侧壁部分更容易受到刻蚀气氛850的影响。因此，如图7B所示，当对第一区I和包括以可变间隔形成的多个第二初始有源区F2的第二区II进行比较时，可在第一区I中获得具有相对较大宽度和较小高度的第一鳍形有源区FA。
[0145]如同上文参照图8A描述的那样，与第一区I不同，第二区II可包括以可变间隔形成的多个第二初始有源区F2。因此，在从图8B的结果性结构去除第一器件隔离薄膜112和第二器件隔离薄膜114中的每一个的一部分的凹进处理期间，由于第二器件隔离薄膜114的去除量可以增加，因此在第二区II中第二初始有源区F2的第二顶部T2的暴露区可逐渐增加，并且第二顶部T2的上侧(比第二顶部T2的下侧更长)可暴露于第二区II的刻蚀气氛860。可在第二区II的刻蚀气氛860下从第二顶部T2的外表面上以预定厚度消耗第二顶部T2暴露于第二区II的刻蚀气氛860中的一部分。特别地，在第二器件隔离薄膜114的刻蚀气氛860下散射的反应离子可与从第二器件隔离薄膜114突出的第二初始有源区F2的上部碰撞，这会导致从第二器件隔离薄膜114突出的第二初始有源区F2的上部的表面在第二区II的刻蚀气氛860下被消耗。因此，与第二顶部T2的侧壁部分相比，在顶部中，在刻蚀气氛860下消耗的从第二器件隔离薄膜114突出的第二初始有源区F2的上部表面的第二初始有源区F2的量或厚度可以更大，并且侧壁部分可以远离第二基部B2的方式逐渐变尖。
[0146]在第二区II中，多个第二初始有源区F2以可变间隔形成，并且在它们之间可包括相对较大的间隔。因此，多个第二初始有源区F2之间的间隔可以充分暴露于刻蚀气氛860，并且对于从第二器件隔离薄膜114突出的多个第二初始有源区F2的各部分来说，与第一区I的第一初始有源区Fl相比，侧壁部分会更容易受到刻蚀气氛860的影响，顶部会更较少受到刻蚀气氛860的影响。因此，当对第二区II和包括以恒定间隔形成的多个第一初始有源区Fl的第一区I进行比较时，可在第二区II中获得具有相对较小宽度和较大高度的第二鳍形有源区FB。
[0147]在第一区I和第二区II中形成第一鳍形有源区FA和第二鳍形有源区FB之后，会出现第一鳍形有源区FA最上部的高度与第二鳍形有源区FB最上部的高度之间的差△ H。如同参照图3A和图3B描述的那样，第二鳍形有源区FB的第二顶部T2的宽度可以比第一鳍形有源区FA的第一顶部Tl的宽度更小/更窄。特别地，第二鳍形有源区FB的第二中部有源区144的第二宽度WB2可以比第一鳍形有源区FA的第一中部有源区134的第二宽度WA2更小/更窄。
[0148]在第一区I和第二区II中，在第一鳍形有源区FA的第一顶部Tl和第二鳍形有源区FB的第二顶部T2暴露之后，可执行用于调整第一顶部Tl和第二顶部T2的阈电压的注入杂质离子的处理。在用于调整阈电压的注入杂质离子的处理期间，可在第一顶部Tl和第二顶部T2中形成NMOS晶体管的区域中注入硼(B)杂质离子，并且可在形成PMOS晶体管的区域中注入磷(P)或砷(As)杂质离子。
[0149]参照图8D，可以形成对暴露在第一区I中的第一鳍形有源区FA的第一顶部Tl进行顺序覆盖的第一栅介电薄膜152和第一栅线162以及对暴露在第二区II中的第二鳍形有源区FB的第二顶部T2进行顺序覆盖的第二栅介电薄膜154和第二栅线164。
[0150]第一栅线162和第二栅线164可分别构成图1所示的第一栅极GA和第二栅极GB。
[0151]在第一区I中，第一源极/漏极区172(见图1)可在第一鳍形有源区FA中形成在第一栅线162的两侧，并且在第二区II中，第二源极/漏极区174(见图1)可在第二鳍形有源区FB中形成在第二栅线164的两侧，从而制造图1至图3B所示的集成电路器件100。
[0152]在一些实施例中，可利用后栅极工艺(也称作置换多晶硅栅极(RPG)工艺)形成第一栅线162和第二栅线164以及虚设栅极，但是本发明构思不限于此。第一鳍形有源区FA的第一顶部Tl和第二鳍形有源区FB的第二顶部T2可分别设置为第一鳍形晶体管TRl和第二鳍形晶体管TR2的沟道区(见图1)。
[0153]在一些实施例中，为了利用RPG工艺形成第一栅线162和第二栅线164，可在第一顶部Tl和第二顶部T2以及第一器件隔离薄膜112和第二器件隔离薄膜114上形成提供多个栅极间隔件的多个绝缘间隔件以及栅极间绝缘薄膜。此后，可在由多个绝缘间隔件限定的多个栅极间隔件中顺序形成第一栅介电薄膜152和第一栅线162以及第二栅介电薄膜154和第二栅线164。
[0154]根据上文参照图8A至图8D描述的制造集成电路器件100的方法，可在第一区I和第二区II中形成具有各自不同形状的鳍形有源区，从而相对容易地控制高度成比例缩放的FET中的泄漏电流，改善FET的性能，并且相对容易地实现在第一区I和第二区II中执行不同功能的多栅极晶体管。
[0155]虽然上文参照图8A至图8D描述了制造集成电路器件100的方法，但是本发明实体认识到，通过在本发明构思范围内各种不同的修改和变化，可以相对容易地制造图4所示的集成电路器件200、图5所示的集成电路器件300或者从集成电路器件200和300修改或变化的各种不同的集成电路器件。
[0156]图9是根据本发明构思的示例实施例的存储器模块1400的平面图。
[0157]存储器模块1400可包括模块基底1410和附着至模块基底1410的多个半导体芯片1420。
[0158]半导体芯片1420可包括根据本发明构思的集成电路器件。半导体芯片1420可包括以下中的至少一个:参照图1至图7C描述的根据本发明构思的示例实施例的集成电路器件100、200和300;包括逻辑器件400和/或存储器件500的集成电路器件;或者由集成电路器件100、200和300以及包括逻辑器件400和/或存储器件500的集成电路器件修改或变化的集成电路器件。
[0159]可在模块基底1410的一侧布置能够插入母板插槽的连接单元1430。陶瓷去耦电容1440可布置在模块基底1410上。根据本发明构思的存储模块1400不限于图9所示的示例，而是可以制造为各种不同形式。
[0160]图10是示出根据本发明构思的示例实施例的显示器驱动器IC(DDI)1500以及包括该DDI 1500的显示设备1520的示意性框图。
[0161]参照图10，DDI 1500可包括控制器1502、电源电路1504、驱动器块1506和存储器块1508。控制器1502可以对由主处理单元(MPU) 1522施加的命令进行接收和解码，并且控制DDI 1500的每个块来根据命令执行操作。电源电路单元1504可响应于控制器1502的控制而产生驱动电压。驱动器块1506可响应于控制器1502的控制而利用电源电路1504所产生的驱动电压来驱动显示面板1524。显示面板1524可以是液晶显示面板、等离子体显示面板或有机发光二极管(OLED)面板。存储器块1508可以是临时性存储输入至控制器1502的命令或从控制器1502输出的控制信号或者存储多种不同的/必要的数据的块，并且可包括诸如RAM或ROM的存储器。电源电路1504和驱动器块1506中的至少一个可包括以下中的至少一个:参照图1至图7C描述的根据本发明构思的示例实施例的集成电路器件100、200和300;包括逻辑器件400和/或存储器件500的集成电路器件;或者由集成电路器件100、200和300以及包括逻辑器件400和/或存储器件500的集成电路器件修改或变化的集成电路器件。
[0?62] 图11是不出根据本发明构思的不例实施例的电子系统1900的框图。
[0163]电子系统1900可包括存储器1910和存储器控制器1920。存储器控制器1920可响应于主机1930的请求而控制存储器1910从存储器1910读取数据以及/或者将数据写入存储器1910。存储器1910和存储器控制器1920中的至少一个可包括以下中的至少一个:参照图1至图7C描述的根据本发明构思的示例实施例的集成电路器件100、200和300;包括逻辑器件400和/或存储器件500的集成电路器件;或者由集成电路器件100、200和300以及包括逻辑器件400和/或存储器件500的集成电路器件修改或变化的集成电路器件。
[0164]图12是示出根据本发明构思示例实施例的电子系统2000的框图。
[0165]电子系统2000可包括控制器2010、输入/输出(I/O)器件2020、存储器2030和接口2040，它们可经由总线2050彼此连接。
[0166]控制器2010可包括微处理器、数字信号处理器以及与微处理器和数字信号处理器类似的处理器中的至少一个。I/O器件2020可包括键区、键盘和显示器中的至少一个。存储器2030可用于存储由控制器2010执行的命令。例如，存储器2030可用于存储用户数据。
[0167]电子系统2000可配置为无线通信设备或者能够在无线通信环境中发送和/或接收信息的设备。对于在无线通信网络上发送或接收数据的电子系统2000而言，接口 2040可以是无线接口。接口 2040可包括天线和/或无线收发机。在一些实施例中，电子系统2000可用于第三代通信系统的通信协议中，例如码分多址(CDMA)、全球无线通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址E-TDMA和/或宽带码分多址(WCDMA)。电子系统2000可包括以下中的至少一个:参照图1至图7C描述的根据本发明构思的示例实施例的集成电路器件100、200和300;包括逻辑器件400和/或存储器件500的集成电路器件;或者由集成电路器件100、200和300以及包括逻辑器件400和/或存储器件500的集成电路器件修改或变化的集成电路器件。
[0168]上文讨论的发明主题应当被视为示意性的而非限制性的，并且所附权利要求旨在涵盖落入真实精神和范围内的所有这样的修改、改进和其他实施例。因此，就法律所允许的最大程度而言，该范围将由所附权利要求及其等价物所允许的最广义理解确定，并且不应当受到以上详细说明的约束和限制。
【主权项】
1.一种集成电路器件，包括: 衬底，其包括逻辑区和存储器区； 第一鳍形有源区，其位于逻辑区中，并且包括在一个方向上从衬底表面突出第一距离的第一顶部；以及 第二鳍形有源区，其位于存储器区中，并且包括在所述方向上从衬底表面突出第二距离的第二顶部，其中第二距离比第一距离更长。2.根据权利要求1所述的集成电路器件，其中第二顶部的第一宽度比第一顶部的第二宽度更窄。3.根据权利要求1所述的集成电路器件， 其中第一鳍形有源区包括第一末端有源区，所述第一末端有源区包括第一曲率半径并包括第一圆形外表面，并且 其中第二鳍形有源区包括第二末端有源区，所述第二末端有源区包括小于或等于第一曲率半径的第二曲率半径，并且包括第二圆形外表面。4.根据权利要求1所述的集成电路器件，其中第一顶部包括: 第一下部有源区，其包括相对于所述方向以第一倾斜角度延伸的第一倾斜侧壁； 第一中部有源区，其在所述方向上从第一下部有源区突出，并且包括相对于所述方向以第二倾斜角度延伸的第二倾斜侧壁，其中第二倾斜角度小于第一倾斜角度； 第一上部有源区，其在所述方向上从第一中部有源区突出，并且具有相对于所述方向以第三倾斜角度延伸的第三倾斜侧壁，其中第三倾斜角度大于第二倾斜角度；以及 第一末端有源区，其在所述方向上从第一上部有源区突出，并且具有第一圆形外表面。5.根据权利要求4所述的集成电路器件，其中第二顶部包括: 第二下部有源区，其包括相对于所述方向以第四倾斜角度延伸的第四倾斜侧壁，第四倾斜角度大于第一倾斜角度； 第二中部有源区，其在所述方向上从第二下部有源区突出，并且包括相对于所述方向以第五倾斜角度延伸的侧壁，第五倾斜角度小于第四倾斜角度； 第二上部有源区，其在所述方向上从第二中部有源区突出，并且包括相对于所述方向以第六倾斜角度延伸的第五倾斜侧壁，第六倾斜角度大于第五倾斜角度；以及 第二末端有源区，其在所述方向上从第二上部有源区突出，并且包括第二圆形外表面。6.根据权利要求5所述的集成电路器件，其中第二下部有源区在所述方向上的第一厚度比第一下部有源区在所述方向上的第二厚度更厚。7.根据权利要求5所述的集成电路器件，其中第二中部有源区在所述方向上的第一厚度比第一中部有源区在所述方向上的第二厚度更厚。8.根据权利要求5所述的集成电路器件，其中第二中部有源区的第一宽度比第一中部有源区的第二宽度更窄。9.根据权利要求5所述的集成电路器件，其中第二上部有源区的第一高度比第一上部有源区的第二高度更高。10.根据权利要求5所述的集成电路器件，其中第二上部有源区的第一宽度比第一上部有源区的第二宽度更窄。11.根据权利要求5所述的集成电路器件， 其中第一末端有源区的第一圆形外表面包括第一曲率半径，并且 其中第二末端有源区的第二圆形外表面包括小于或等于第一曲率半径的第二曲率半径。12.根据权利要求1所述的集成电路器件，其中存储器区包括静态随机存取存储器区。13.—种集成电路器件，包括: 衬底，其包括第一区和第二区； 一对第一鳍形有源区，其在第一区中彼此平行地延伸并且间隔开第一距离，所述一对第一鳍形有源区中的每一个包括在一个方向上从衬底突出的第一顶部；以及 一对第二鳍形有源区，其在第二区中彼此平行地延伸并且间隔开比第一距离更长的第二距离，所述一对第二鳍形有源区中的每一个包括在所述方向上从衬底突出的第二顶部，其中所述一对第二鳍形有源区中的一个的第一高度比所述一对第一鳍形有源区中的一个的第二高度更高。14.根据权利要求13所述的集成电路器件，还包括: 分别位于衬底的第一区和第二区中的第一器件隔离薄膜和第二器件隔离薄膜；以及 分别位于第一器件隔离薄膜和第二器件隔离薄膜上的第一栅线和第二栅线， 其中第一器件隔离薄膜位于所述一对第一鳍形有源区中的每一个的第一基部的侧壁上， 其中第一栅线位于所述一对第一鳍形有源区中的每一个的第一顶部的侧壁上，第一顶部包括第二高度， 其中第二器件隔离薄膜位于所述一对第二鳍形有源区中的每一个的第二基部的侧壁上， 其中第二栅线位于所述一对第二鳍形有源区中的每一个的第二顶部的侧壁上，并且 其中第二顶部包括比第一顶部的第二高度更高的第一高度。15.根据权利要求14所述的集成电路器件，其中第二顶部的第一宽度比第一顶部的第二宽度更窄。16.—种集成电路器件，包括: 衬底，其包括第一区和第二区； 位于所述衬底的第一区上的第一器件隔离薄膜； 位于所述衬底的第二区上的第二器件隔离薄膜； 在第一区中以恒定间距间隔开的多个第一鳍形有源区，所述第一鳍形有源区中的每一个包括在一个方向上从第一器件隔离薄膜以第一距离突出的第一顶部；以及 在第二区中以可变间距间隔开的多个第二鳍形有源区，所述第二鳍形有源区中的每一个包括在所述方向上从第二器件隔离薄膜以第二距离突出的第二顶部，第二距离比第一距呙更长。17.根据权利要求16所述的集成电路器件，其中第二顶部的第一宽度比第一顶部的第二宽度更窄。18.根据权利要求16所述的集成电路器件，其中第一顶部包括: 第一下部有源区，其包括相对于所述方向以第一倾斜角度延伸的第一倾斜侧壁； 第一中部有源区，其在所述方向上从第一下部有源区突出，并且包括相对于所述方向以第二倾斜角度延伸的第二倾斜侧壁，第二倾斜角度小于第一倾斜角度； 第一上部有源区，其在所述方向上从第一中部有源区突出，并且包括相对于所述方向以第三倾斜角度延伸的第三倾斜侧壁，第三倾斜角度大于第二倾斜角度；以及 第一末端有源区，其在所述方向上从第一上部有源区突出，并且包括第一圆形外表面。19.根据权利要求18所述的集成电路器件，其中第二顶部包括: 第二下部有源区，其包括相对于所述方向以第四倾斜角度延伸的第四倾斜侧壁，第四倾斜角度大于第一倾斜角度； 第二中部有源区，其在所述方向上从第二下部有源区突出，并且包括相对于所述方向以第五倾斜角度延伸的侧壁，第五倾斜角度小于第四倾斜角度，第二中部有源区包括比第一中部有源区的第二宽度更窄的第一宽度； 第二上部有源区，其在所述方向上从第二中部有源区突出，并且包括相对于所述方向以第六倾斜角度延伸的第五倾斜侧壁，第六倾斜角度大于第五倾斜角度；以及 第二末端有源区，其在所述方向上从第二上部有源区突出，并且包括第二圆形外表面。20.根据权利要求16所述的集成电路器件， 其中第一顶部包括第一末端有源区，所述第一末端有源区包括第一圆形外表面和第一曲率半径，并且 其中第二顶部包括第二末端有源区，所述第二末端有源区包括第二圆形外表面以及等于或小于第一曲率半径的第二曲率半径。21.—种集成电路器件，包括: 衬底，包括逻辑区和存储器区； 分别位于所述衬底的逻辑区和存储器区上的第一器件隔离薄膜和第二器件隔离薄膜； 分别位于第一器件隔离薄膜和第二器件隔离薄膜上的第一栅线和第二栅线； 在一个方向上从逻辑区突出的第一鳍形有源区，所述第一鳍形有源区包括: 第一基部，其包括在其上具有第一器件隔离薄膜的侧壁；以及 第一顶部，其在所述方向上从第一基部突出，并且包括在其上的第一栅线；以及 在所述方向上从存储器区突出的第二鳍形有源区，所述第二鳍形有源区包括: 第二基部，其包括在其上具有第二器件隔离薄膜的侧壁；以及 第二顶部，其在所述方向上从第二基部突出，所述第二顶部包括在其上的第二栅线，并且包括比第一顶部的第二高度更高的第一高度。22.根据权利要求21所述的集成电路器件，其中第二顶部的第一宽度比第一顶部的第二宽度更窄。23.根据权利要求21所述的集成电路器件， 其中第一顶部包括第一末端有源区，其包括具有第一曲率半径的第一圆形外表面，并且 其中第二顶部包括第二末端有源区，其包括具有第二曲率半径的第二圆形外表面，第二曲率半径小于第一曲率半径。24.根据权利要求21所述的集成电路器件， 其中第一顶部包括第一下部有源区，所述第一下部有源区包括相对于所述方向以第一倾斜角度延伸的第一倾斜侧壁，并且 其中第二顶部包括第二下部有源区，所述第二下部有源区包括相对于所述方向以第二倾斜角度延伸的第二倾斜侧壁，第二倾斜角度大于第一倾斜角度。25.根据权利要求24所述的集成电路器件， 其中第一顶部包括第一中部有源区，其在所述方向上从第一下部有源区突出，并且包括相对于所述方向以第三倾斜角度延伸的第三倾斜侧壁，第三倾斜角度小于第一倾斜角度，并且 其中第二顶部包括第二中部有源区，其在所述方向上从第二下部有源区突出，并且包括平行于所述方向延伸的侧壁。
【文档编号】H01L27/11GK105938832SQ201610122110
【公开日】2016年9月14日
【申请日】2016年3月3日
【发明人】郑在烨
【申请人】三星电子株式会社