一种集成沟槽肖特基的mosfet的制作方法
【专利摘要】本发明属于半导体技术，特别涉及一种集成沟槽肖特基的MOSFET。本发明的集成沟槽肖特基的MOSFET为在MOSFET中集成有由肖特基接触与衬底形成的肖特基二极管，肖特基结具有位于表面的平面肖特基结及体内的槽型肖特基结，在占用相同的芯片面积的条件下，增加了肖特基结的面积，利于承担更高的电流。在槽型肖特基结的下方还设有多个P型重掺杂环，体二极管导通时，较低电压时，肖特基二极管开启，形成导电通路；电压增大时，超过0.5V，则槽型肖特基结下的P型重掺杂环向N型漂移区内注入少子，减小肖特基结正向导通压降，具有电导调制作用。本发明的方法，可降低MOSFET的体二极管导通损耗，同时，P型减小肖特基二极管的反向漏电。
【专利说明】
一种集成沟槽肖特基的MOSFET
技术领域
[0001 ]本发明属于功率半导体领域，特别涉及一种集成沟槽肖特基的M0SFET。
【背景技术】
[0002]高性能转换器设计中的同步整流对于低电压、高电流应用至关重要，这是因为通过将肖特基整流替换为同步整流MOSFET能够显著提高效率和功率密度。在实际应用中，同步整流MOSFET的功率损耗主要由导通损耗、开关损耗以及体二极管导通损耗等组成。例如，在DC-DC转换电路中，低边的功率开关的功率损耗中，体二极管的导通损耗仍然影响MOSFET的总体损耗。随着功率开关应用中高频和大电流的要求的提高，降低功率损耗的需求受到了越来越多的重视。
[0003]为了降低功率MOSFET体二极管的功率损耗，采用MOSFET与肖特基二极管并联的方式，由于肖特基二极管的正向开启电压(约为0.35V)比PN结二极管的内建电势(约0.7V)小，因此减少体二极管正向开启电压，减小体二极管死区损耗。
[0004]集成MOSFET与肖特基二极管虽然解决了体二极管导通时开启电压过高的问题，但是传统的集成方式导致了需要较大的芯片面积，尤其是在承受较高电流的时候。同时，肖特基二极管导通时，其导通损耗也比较大，反偏时肖特基结漏电流相较于普通PN结大，因此反向阻断电压不高。
[0005]美国6987305B2号专利“IntergratedFET and schottky device”公开过几种不同的肖特基与MOSFET集成的结构与制作方法，提出了紧密型的肖特基与MOSFET集合装置，减小了损耗，然而这些装置效能仍无法满足现有应用中关于减少体二极管正向导通损耗及高驱动电流的需求。
【发明内容】
[0006]本发明的目的，就是为了解决肖特基结正向导通时损耗较大且承受大电流时需要较大的芯片面积的问题，提出了一种具有电导调制作用的集成沟槽肖特基的M0SFET。
[0007]本发明的技术方案:一种集成沟槽肖特基的MOSFET，包括MOSFET区域11和肖特基区域12，所述肖特基区域12位于两个呈对称结构的MOSFET区域11之间；所述MOSFET区域11和肖特基区域12包括从下至上依次层叠设置的漏电极15、N型重掺杂衬底1、N型漂移区2和源极金属10;所述MOSFET区域11的N型漂移区2上层具有P型掺杂区3，所述上表面与源极金属10接触，所述P型掺杂区3中具有N型重掺杂区5、P型重掺杂区4和第一沟槽9，所述N型重掺杂区5位于P型重掺杂区4之间，且N型重掺杂区5的结深大于P型重掺杂区4的结深，所述第一沟槽9沿P型掺杂区3上表面向下依次贯穿N型重掺杂区5和P型掺杂区3并延伸至N型漂移区2中，所述第一沟槽9中填充有介质6，在介质6中设置有多晶硅7，所述P型重掺杂区4、N型重掺杂区5和介质6与源极金属10接触;所述肖特基区域12的N型漂移区2中具有多个第二沟槽14和P型重掺杂保护环8，所述第二沟槽14中填充有金属，所述第二沟槽14的上表面与源极金属10接触，第二沟槽14的底部位于P型重掺杂保护环8中；所述肖特基区域12的N型漂移区2与源极金属10接触形成平面肖特基接触16，第二沟槽14中的金属与P型重掺杂保护环8接触形成沟槽肖特基接触;所述多晶硅7为栅电极;所述P型掺杂区3的掺杂浓度大于N型漂移区2的掺杂浓度两个数量级;所述N型重掺杂区5的掺杂浓度大于P型掺杂区3的掺杂浓度两到三个数量级;所述的P型重掺杂区4的掺杂浓度大于P型掺杂区3的掺杂浓度两到三个数量级；所述P型重掺杂保护环8的掺杂浓度大于N型漂移区2的掺杂浓度一个数量级。
[0008]进一步的，所述第二沟槽14和P型重掺杂保护环8的数量为3个
[0009]本发明的有益效果为:本发明的肖特基结包括位于表面的平面肖特基结16及体内的槽型肖特基结，在占用相同的芯片面积的条件下，增加了肖特基结的面积，利于承担更高的电流。体二极管导通时，较低电压时，肖特基二极管开启，电压增大时，超过0.5V，则槽型肖特基结下的P型重掺杂环向N型漂移区内注入少子，减小肖特基结正向导通压降，具有电导调制作用。
【附图说明】
[0010]图1是本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET结构的剖面结构示意图；
[0011]图2是本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET结构中肖特基反偏时漂移区内的耗尽线分布；
[0012]图3是本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET结构制备过程中刻蚀槽后的剖面示意图；
[0013]图4是本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET结构制备过程中形成P型重掺杂区保护环8时的剖面示意图；
[0014]图5是本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET结构的版图不意图。
【具体实施方式】
[0015]下面结合附图对本发明进行详细的描述:
[0016]如图1所示，本发明的一种集成沟槽肖特基的MOSFET，包括MOSFET区域11和肖特基区域12，所述肖特基区域12位于两个呈对称结构的MOSFET区域11之间；所述MOSFET区域11和肖特基区域12包括从下至上依次层叠设置的漏电极15、N型重掺杂衬底1、N型漂移区2和源极金属10;所述MOSFET区域11的N型漂移区2上层具有P型掺杂区3，所述上表面与源极金属10接触，所述P型掺杂区3中具有N型重掺杂区5、P型重掺杂区4和第一沟槽9，所述N型重掺杂区5位于P型重掺杂区4之间，且N型重掺杂区5的结深大于P型重掺杂区4的结深，所述第一沟槽9沿P型掺杂区3上表面向下依次贯穿N型重掺杂区5和P型掺杂区3并延伸至N型漂移区2中，所述第一沟槽9中填充有介质6，在介质6中设置有多晶硅7，所述P型重掺杂区4、N型重掺杂区5和介质6与源极金属10接触;所述肖特基区域12的N型漂移区2中具有多个第二沟槽14和P型重掺杂保护环8，所述第二沟槽14中填充有金属，所述第二沟槽14的上表面与源极金属10接触，第二沟槽14的底部位于P型重掺杂保护环8中；所述肖特基区域12的N型漂移区2与源极金属10接触形成平面肖特基接触16，第二沟槽14中的金属与P型重掺杂保护环8接触形成沟槽肖特基接触;所述多晶硅7为栅电极;所述P型掺杂区3的掺杂浓度大于N型漂移区2的掺杂浓度两个数量级;所述N型重掺杂区5的掺杂浓度大于P型掺杂区3的掺杂浓度两到三个数量级;所述的P型重掺杂区4的掺杂浓度大于P型掺杂区3的掺杂浓度两到三个数量级；所述P型重掺杂保护环8的掺杂浓度大于N型漂移区2的掺杂浓度一个数量级。
[0017]本发明的工作原理为:
[0018]本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET，为在MOSFET中并联肖特基二极管。所述肖特基二极管的阳极设置在MOSFET元胞区域的源端两个体区之间的漂移区表面和体内，由阳极和漂移区形成肖特基接触，该阳极与MOSFET的源端相连；肖特基二极管的阴极共用位于衬底背面的漏电极所述MOSFET的源极作为肖特基二极管的阳极，所述MOSFET背面的漏极作为肖特基二极管的阴极。
[0019]栅极电压达到阈值电压时，MOSFET正向导通。此时，肖特基二极管的阳极相对于阴极接低电位，肖特基二极管反偏。漏源之间电压较小时，肖特基结承担反向压降；漏源之间电压增大时，P型重掺杂保护环8与N型漂移区反偏，耗尽层向N型漂移区扩展，直到P型重掺杂保护环之间的N型漂移区完全耗尽，如图2所示，此时，PN结形成反向阻断状态，保护肖特基结防止击穿，减小反向漏电流。
[0020]栅极电压小于阈值电压时，肖特基二极管较MOSFET体二极管先导通。小电流时，平面及槽型肖特基结导通，源极到漏极之间有电流形成。当流经源极和漏极之间的电流增大时，重掺杂P型环与N漂移区之间的压降大于0.5V时，PN结导通，重掺杂P型环向N型漂移区内注入电子，进而减小肖特基二极管的正向导通压降，从而减小大电流时体二极管导通时的损耗。
[0021]本发明所提供的一种具有电导调制作用的集成沟槽肖特基的MOSFET结构的版图示意图如图5所示，MOSFET区域11和肖特基区域12交叉排布。MOSFET区域的栅电极7通过版图布局引出到栅PAD，源极的金属10覆盖了MOSFET区域11和肖特基区域12。
[0022]本发明结构可以用以下方法制备得到，工艺步骤为:
[0023]1、单晶硅准备。采用N型重掺杂单晶硅衬底I，晶向为〈100>。
[0024]2、外延生长。采用气相外延VPE等方法生长一定厚度和掺杂浓度的N型外延层。
[0025]3、槽9及槽14刻蚀。采用离子刻蚀等方法在N型外延层上刻蚀出一定深度和宽度的槽。如图3所示，在N型漂移区2内同时刻蚀出MOSFET及肖特基结所需的槽。
[0026]4、栅电极的制备。首先在整个硅片表面淀积氧化层，然后用光刻胶转移版图到硅片表面，刻蚀掉暴露的氧化层，保留槽9内的氧化层;接着淀积多晶硅，光刻、刻蚀形成栅电极7，最后，在表面继续淀积氧化层并进行机械磨平。
[0027]5、P型掺杂区3注入。光刻出P型掺杂区3的图形然后高能硼离子注入，注入角度可根据要求改变，通过调整注入能量和剂量改变掺杂浓度和结深。
[0028]6、N+源区的制备。砷注入制备N型重掺杂区5。
[0029]7、P型重掺杂注入，形成P型重掺杂区6。
[0030]8、P型重掺杂注入，形成P型重保护环8，如图4所示，光刻出肖特基槽的位置，在肖特基区域的槽下方注入P型重掺杂保护环8。
[0031]8、正面金属化阳极。在整个器件表面溅射一层金属铝，形成金属化阳极9，同时填充槽14形成肖特基结。
[0032]9、背面减薄、金属化，形成漏电极15。
[0033]制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代体硅。
【主权项】
1.一种集成沟槽肖特基的MOSFET，包括MOSFET区域(II)和肖特基区域(I2)，所述肖特基区域(12)位于两个呈对称结构的MOSFET区域(I I)之间；所述MOSFET区域(I I)和肖特基区域(12)包括从下至上依次层叠设置的漏电极(15)、N型重掺杂衬底(I)、N型漂移区(2)和源极金属(10);所述MOSFET区域(11)的N型漂移区(2)上层具有P型掺杂区(3)，所述上表面与源极金属(10)接触，所述P型掺杂区(3)中具有N型重掺杂区(5)、P型重掺杂区(4)和第一沟槽(9)，所述N型重掺杂区(5)位于P型重掺杂区(4)之间，且N型重掺杂区(5)的结深大于P型重掺杂区(4)的结深，所述第一沟槽(9)沿P型掺杂区(3)上表面向下依次贯穿N型重掺杂区(5)和P型掺杂区(3)并延伸至N型漂移区(2)中，所述第一沟槽(9)中填充有介质(6)，在介质(6)中设置有多晶硅(7)，所述P型重掺杂区(4)、N型重掺杂区(5)和介质(6)与源极金属(10)接触;所述肖特基区域(12)的N型漂移区(2)中具有多个第二沟槽(14)和P型重掺杂保护环(8)，所述第二沟槽(14)中填充有金属，所述第二沟槽(14)的上表面与源极金属(10)接触，第二沟槽(14)的底部位于P型重掺杂保护环(8)中；所述肖特基区域(12)的N型漂移区(2)与源极金属(10)接触形成平面肖特基接触，第二沟槽(14)中的金属与P型重掺杂保护环(8)接触形成沟槽肖特基接触;所述多晶硅(7)为栅电极;所述P型掺杂区(3)的掺杂浓度大于N型漂移区(2)的掺杂浓度两个数量级;所述N型重掺杂区(5)的掺杂浓度大于P型掺杂区(3)的掺杂浓度两到三个数量级;所述的P型重掺杂区(4)的掺杂浓度大于P型掺杂区(3)的掺杂浓度两到三个数量级;所述P型重掺杂保护环(8)的掺杂浓度大于N型漂移区(2)的掺杂浓度一个数量级。2.根据权利要求1所述的一种集成沟槽肖特基的M0SFET，其特征在于，所述第二沟槽(14)和P型重掺杂保护环(8)的数量为3个。
【文档编号】H01L29/872GK105957865SQ201610490386
【公开日】2016年9月21日
【申请日】2016年6月27日
【发明人】李泽宏, 李爽, 陈文梅, 陈哲, 曹晓峰, 李家驹, 罗蕾, 任敏
【申请人】电子科技大学