将sonos集成到cmos流程中的方法
【专利摘要】描述了一种形成包括非易失性存储器(NVM)和MOS晶体管的存储单元的方法。在一个实施方案中，该方法包括：在衬底上的电介质堆叠之上沉积和图案化栅极层，以形成NVM晶体管的栅极，电介质堆叠包括覆盖衬底的表面的隧穿层、覆盖隧穿层的电荷俘获层和覆盖电荷俘获层的阻挡层；形成暴露NVM晶体管的源极和漏极(S/D)区的掩模；穿过掩模刻蚀电介质堆叠，以通过在NVM晶体管的S/D区中去除阻挡层和电荷俘获层的至少第一部分使电介质堆叠变薄；以及穿过变薄的电介质堆叠，将掺杂物注入到NVM晶体管的S/D区中以形成相邻于NVM晶体管的栅极的轻掺杂漏极。
【专利说明】
将SONOS集成到CMOS流程中的方法
[0001] 相关申请的交叉引用
[0002] 本申请是2014年6月16日提交的申请序列号为14/305,137的美国专利申请的继续 申请，其根据美国法典第35卷第119条第e款要求享有在2014年1月21日提交的申请序列号 为61/929,723的美国临时专利申请的优先权益，该美国临时专利申请W引用的方式并入本 文。
技术领域
[0003] 本公开一般设及半导体设备，W及更具体地设及包括嵌入了或集成地形成了基于 SONOS的非易失性存储器(NVM)晶体管和金属氧化物半导体(MOS)晶体管的存储单元W及制 造该存储单元的方法。
[0004] 背景
[0005] 对于许多应用来说，如片上系统(SOC)体系结构，期望的是基于在单个忍片上或衬 底上的金属氧化物半导体(MOS)场效应晶体管和非易失性存储器(NVM)设备集成逻辑设备 和接口电路。MOS晶体管一般是使用标准的或基准的互补金属氧化物半导体(CMOS)的过程 流程进行制造的。NVM设备可包括基于娃-氧化物-氮化物-氧化物-半导体(SONOS)的晶体 管，其包括电荷俘获栅极堆叠，其中存储的或俘获的电荷改变非易失性存储器晶体管的阔 值电压W按逻辑1或0来存储信息。在SOC的体系结构里，运些不同的晶体管的集成是具有挑 战性的，并且在将晶体管缩放到更小的几何形状时变得更成问题。
[0006] 概述
[0007]描述了形成包括非易失性存储器(NVM)和MOS晶体管的存储单元的方法。在一个实 施方案中，该方法包括:在衬底上的电介质堆叠之上沉积和图案化栅极层W形成NVM晶体管 的栅极，电介质堆叠包括覆盖衬底的表面的隧穿层、覆盖隧穿层的电荷俘获层和覆盖电荷 俘获层的阻挡层;形成暴露NVM晶体管的源极和漏极(S/D)区的掩模;穿过掩模刻蚀电介质 堆叠，W通过去除在NVM晶体管的S/D区中的阻挡层和电荷俘获层的至少第一部分，W使电 介质堆叠变薄；W及，穿过变薄的电介质堆叠，将渗杂物注入到NVM晶体管的S/D区，W形成 邻近NVM晶体管的栅极的轻渗杂漏极。
[000引附图简述
[0009] 本发明的实施方案，根据W下的详细描述和根据附图和下面提供的附加的权利要 求，本发明的实施方案将被更加充分地理解，其中：
[0010] 图1是示出了用于制造包括非易失性存储器（NVM)晶体管和金属氧化物半导体 (MOS)晶体管的存储单元的方法的实施方案的流程图，其包括在使用NVM LDD掩模形成邻近 NVM晶体管的栅极的轻渗杂漏极化DD)之前去除或使在NVM晶体管的源极和漏极区中的电介 质堆叠变薄；
[0011] 图2A-2R是示出了在根据图1的方法制造存储单元期间的存储单元的一部分的横 截面图的框图；
[0012] 图3是示出了用于利用NVM LDD掩模制造包括NVM晶体管和MOS晶体管的存储单元 的方法的另一个实施方案的流程图，并且其包括在形成邻近于NVM晶体管的栅极的LDD之前 形成第一间隔；
[0013] 图4A-4G是示出了在根据图3的方法制造存储单元期间的存储单元的一部分的横 截面图的框图；
[0014] 图5是示出了用于利用单独的掩模来去除或变薄电介质堆叠来制造包括NVM晶体 管和MOS晶体管的存储单元的方法的另一个实施方案的流程图；W及
[0015] 图6A-6E是示出了在根据图5的方法制造存储单元期间的存储单元的一部分的横 截面图的框图。
[0016] 详细描述
[0017] 本文参照附图描述了将非易失性存储器(NVM)晶体管集成到互补金属氧化物半导 体(CMOS)里的制造过程或过程流程W生产存储单元的方法的实施方案。然而，特定的实施 方案可在没有运些具体细节中的一个或多个细节的情况下实施，或结合其他已知的方法、 材料和装置来实施。在下面的描述中，阐述了许多具体的细节，诸如具体的材料、尺寸和过 程参数等，W提供对本发明的透彻理解。在其它实例中，公知的半导体设计和制造技术并没 有被特别详细地描述，W避免不必要地使本发明变模糊的描述。对于贯穿本说明书的"实施 方案"参考是指结合实施方案描述的特定特征、结构、材料或特性被包括在本发明的至少一 个实施方案中。因此，在贯穿本说明书的各个地方出现的短语"在实施方案中"不一定是指 本发明的同一实施方案。此外，特定的特征、结构、材料或特性可W W任何合适的方式与一 个或多个实施方案结合。
[001引术语。在......之上（over)"、。在......之下（under)"、。在......之间 (between)"和"在......上(on)"，如本文所用，是指一个层相对于另一各层的相对位置。因 此，例如，一个层沉积或放置在另一个层之上或之下可W是直接与该另一个层接触或可具 有一个或多个中间层。而且，例如，一个层沉积或放置在多个层之间可W是直接与该多个层 接触或可W具有一个或多个中间层。与此相反，在第二层"上"的第一层是与该第二层接触 的。此外，一个层相对于另一个层的相对位置的提供，假定的是相对于起始衬底而不是考虑 衬底的绝对方向进行操作沉积、修改和去除膜。
[0019] NVM晶体管可W包括使用娃-氧化物-氮化物-氧化物-娃(SONOS)或金属-氧化物- 氮化物-氧化物-娃(MONOS)技术实现的存储器晶体管或设备。
[0020] 参考图1和图2A到2R，现在将详细地描述将NVM晶体管集成或嵌入到CMOS过程流程 的方法的实施方案。图1是示出如果在将离子注入到NVM晶体管的源极或漏极(S/D)区W形 成NVM晶体管的LDD之前，利用NVM晶体管的轻渗杂漏极(LDD)掩模或NVM LDD掩模来从NVM晶 体管的源极和漏极区使电介质堆叠变薄（如果不是去除的话）的方法或过程流程的实施方 案的流程图。在本实施方案中，在使电介质堆叠变薄之前，第一间隔（间隔部1)形成于邻近 NVM和金属氧化物半导体(MOS)晶体管的栅极的侧壁。图2A-2R是示出在根据图1的方法制造 存储单元的期间的包括NVM晶体管和MOS晶体管的存储单元200的一部分的横截面图的框 图。
[0021] 参照图1和图2A，过程开始于在晶圆或衬底204中形成许多隔离结构202(步骤 102)。隔离结构202使形成的存储单元与在衬底204的邻接的区域(未示出）中形成的存储单 元隔离，和/或使在衬底的第一或NVM区208里形成的NVM晶体管206与在邻接的第二或MOS区 212中形成的一个或多个MOS晶体管210隔离(其中只有一个示出）。隔离结构202包括电介质 材料，例如氧化物或氮化物，并且可W通过任何包括但不限于浅沟槽隔离(STI)或娃的局部 氧化化OCOS)的常规技术形成。衬底204可W是任何适用于半导体设备制造的单晶或多晶的 材料组成的块晶，或者可W包括合适的材料在衬底上形成的顶外延层。合适的材料包括但 不限于娃、错、娃-错或III-V族化合物半导体材料。
[0022] -般地，如在示出的实施方案中，衬垫氧化层214形成在NVM区208及MOS区中的衬 底204的表面216之上。衬垫氧化层214可W是厚度从约10纳米(nm)到约20纳米的二氧化娃 (Si〇2)，并可W通过热氧化过程或利用现场水汽生成（insitu steam generation, ISSG)生 长。
[0023] 参照图1和图2B，渗杂物然后穿过衬垫氧化层214被注入到衬底204W在NVM区208 中形成阱，并且形成将在MOS区212中形成的MOS晶体管210的沟道218(步骤104)。可选地或 可替代地，该阱可形成在MOS区212中，或同时形成在NVM区208和MOS区212中。被注入的渗杂 物可W是任何类型和任何浓度的，并且可W W任何能量进行注入，包括形成NVM晶体管206 和/或MOS晶体管210的阱或深阱所必需的和形成MOS晶体管的沟道所必需的能量。在图2B所 示的特定实施方案中，合适的离子种类的渗杂物被注入W在NVM区中形成深N阱220。还应该 理解的是，通过沉积掩模层(例如在衬底204的表面216上方的光刻胶或PR层)和在使用合适 的离子种类前使用标准的光刻技术图案化掩模层来形成阱。
[0024] MOS晶体管210的沟道218在衬底204的MOS区212中形成。随着阱注入，通过沉积和 图案化掩模层(例如在衬底204的表面216上方的光刻胶层)及W适当的能量注入适当的离 子种类至适当的浓度形成沟道218。例如，可W W约10千电子伏（keV)到约100千电子伏 化eV)的能量W及约1 X l〇i2/cm-2到约1 X l〇i4/cm-2的剂量注入BFsW形成N型MOS(NMOS)晶体 管。P型MOS(PMOS)晶体管同样可W通过W任何合适的剂量和能量注入神或憐离子来形成。
[0025] 接着，参照图1和图2C，图案化的隧道掩模222在MOS区212上形成或形成为覆盖MOS 区212, W及适当的能量和浓度的渗杂物被注入通过在隧道掩模中的窗口或开口 W形成NVM 晶体管206的沟道224,且覆盖NVM区208的隧道掩模和衬垫氧化层214被去除(步骤106)。隧 道掩模222可W包括光刻胶层，或由图案化的氮化物或娃氮化物层形成的硬掩模。
[00%] 在一个实施方案中，沟道224可W W约50到约500千电子伏(keV)的能量和约5X l〇u/cm-2到约5X l〇iVcm-2的剂量注入棚离子(BF2)，W形成P沟道NVM晶体管206。可替代地， 神或憐可被注入通过衬垫氧化层214W形成n沟道NVM晶体管206。
[0027]例如，在湿清洗过程中，使用10:1的含有表面活性剂的缓冲氧化物刻蚀(BOE)，在 NVM区208之上的衬垫氧化层214被穿过隧道掩模222去除。可替代地，湿清洗过程可W使用 20:1的BOE湿法刻蚀、50:1的氨氣酸化F)湿法刻蚀、衬垫刻蚀或者任何其他类似的基于氨氣 酸的湿法刻蚀的化学过程进行。光刻胶隧道掩模222可W使用氧等离子而被干法去胶(ash) 或剥离(strip)。硬掩模可W使用湿法或干法刻蚀过程被去除。
[002引参照图1W及图2D-2E，多个电介质层，比如统一地表示为ONO层226的多个氧化物 氮化物氧化物(ONO)层，形成或沉积在衬底204的表面216之上，ONO掩模(未示出）形成在ONO 层上或覆盖在ONO层上，并且ONO层被刻蚀W从MOS区212去除ONO层，在NVM区208中形成电介 质堆叠228(步骤108)。
[0029]参照图2E中所示的ONO层226的细节，电介质或ONO沉积开始于至少在衬底204的 NVM区208中的NVM晶体管206的沟道224之上的隧穿层230的形成。隧穿层230可W是任何材 料并具有任何适当的厚度W允许电荷载流子在所施加的栅极偏压下隧穿到上覆盖的电荷 俘获层而当NVM晶体管206是无偏的时保持对泄漏的合适的势垒。在某些实施方案中，隧穿 层230是二氧化娃、氮氧化娃或它们的组合，并且可W通过热氧化过程使用ISSG或自由基氧 化来生长。
[0030] 在一个实施方案中，二氧化娃隧穿层230可W在热氧化过程中热生长。例如，二氧 化娃层可W利用干氧化在750摄氏度rC)到800°C的含氧气体或空气中（例如氧气（〇2)气 体)生长。热氧化过程被实施的持续时间大约为50到150分钟，W通过氧化和消耗暴露的衬 底的表面实现具有厚度为从约1.0纳米(nm)到大约3.0纳米的隧穿层230的生长。
[0031] 在另一个实施方案中，二氧化娃隧穿层230可W在自由基氧化过程中生长，其设及 将氨气化2)和氧气（02)气体在没有点火事件的情况下W彼此大约1:1的比率流动到处理 室，例如等离子体的形成，其或者一般被用于热解H2和02W形成蒸汽。然而，肥和化被允许 在溫度大约在约900°C到约1000°C的范围内在压力大约在约0.5托到约5托的范围内反应W 在衬底的表面上形成自由基，例如，OH基、册2基或0双基。自由基氧化过程被实施持续大约1 到10分钟，W通过氧化和消耗曝露的衬底的表面而实现具有厚度从约1.0纳米(nm)到大约 4.0纳米的隧穿层230的生长。应当理解的是，在运个附图中和在随后的图中，为清楚起见， 隧穿层230的厚度是相对于衬垫氧化层214被夸大了大约7倍之厚。在自由基氧化过程中生 长的隧穿层230是较致密的，并且W比由湿氧化技术形成的隧穿层基本上在每立方厘米上 更少的氨原子组成，甚至减小了厚度。在某些实施方案中，自由基氧化过程在批量处理的室 中或能够处理多个衬底的炉膛中进行W提供高品质的隧穿层230而不影响制造设施可能需 要的吞吐量(晶圆/小时）。
[0032] 在另一个实施方案中，隧穿层230是通过化学气相沉积(CVD)或原子层沉积来进行 沉积的，隧穿层230包括电介质层，其可W包括，但不限于二氧化娃、氮氧化娃、氮化娃、氧化 侣、氧化给、氧化错、娃酸给、娃酸错、给氧氮化物、氧化给错和氧化铜。在另一个实施方案 中，隧穿层230是包括至少一个底层和一个顶层的多层隧穿层，该底层的材料例如但不限于 二氧化娃或氮氧化娃，而该顶层的高k材料可W包括，但不限于氮化娃、氧化侣、氧化给、氧 化错、娃酸给、娃酸错、给氧氮化物、氧化给错和氧化铜。
[0033] 再次参照图2E，电荷俘获层232形成在隧穿层230上或覆盖在隧穿层230上。一般 地，如在示出的实施方案中，电荷俘获层是包括多个层的多层电荷俘获层，多个层包括更靠 近隧穿层230的至少一个富氧的、基本上在下部的游离的电荷陷阱或第一电荷俘获层232曰， W及相对于第一电荷俘获层在上部的或富娃的且贫氧的第二电荷俘获层23化，并且包括分 布在多层电荷俘获层的大部分的电荷陷阱。
[0034] 多层电荷俘获层232的第一电荷俘获层232a可包括氮化娃(Si3N4)、富娃氮化娃或 娃氧氮化物(SiOxNy化Z))。例如，第一电荷俘获层232a可W包括具有在约1.5纳米到约4.0纳 米之间的厚度的氧氮化娃层，该氧氮化娃层通过CVD过程使用在比率上和在流速上适合于 提供富娃和富氧的氮氧化物层的二氯硅烷(DCS)/氨气(N出)和一氧化二氮(化OVN出气体混 合物来形成。
[0035] 多层电荷俘获层的第二电荷俘获层23化然后在第一电荷俘获层232a之上形成。第 二电荷俘获层23化可包括具有不同于第一电荷俘获层232a的氧、氮和/或娃的化学计量组 成的娃氮化物和娃氧氮化物层。第二电荷俘获层23化可W包括具有在约2.0纳米和约10.0 纳米之间的厚度的氧氮化娃层，且第二电荷俘获层23化可W通过CVD过程使用包括在比率 上和在流速上适合于提供富娃和贫氧的顶部氮化物层的DCS/N出和化0/N出的气体混合物的 过程气体而被形成或被沉积。
[0036] 如本文所用，术语"富氧"和"富娃"是相对于化学计量的氮化娃，或"氮化物"，在本 领域中通常采用为具有(Si3N4)的化合物且具有大约为2.0的折射率(RI)。因此，"富氧"的氧 氮化娃是指从化学计量的氮化娃向着更高的娃和氧重量百分比转变（即减少氮）。因此富氧 的氧氮化娃膜更像二氧化娃并且RI朝着纯二氧化娃的RIQ.45)减少。类似地，本文描述的 作为"富娃"的膜是指从化学计量的氮化娃向着更高的娃重量百分比和比"富氧"膜氧更少 的转变。因此富娃的氧氮化娃膜更像娃并且RI朝着纯娃的RI(3.5)增加。
[0037] 再次参照图2E，电介质层的数目还包括形成在电荷俘获层232上或覆盖在电荷俘 获层232上的阻挡电介质层或阻挡层234。在一个实施方案中，阻挡层234可W包括在下面的 第二电荷俘获层23化的氮化娃的被氧化的部分，其随后通过现场水汽生成（ISSG)，或自由 基氧化而被氧化W形成阻挡层234。在其他实施方案中，阻挡层234可包括氧化娃(Si〇2)或 氮氧化娃(SiON),通过CVD而被沉积，并在一批或单一的具有或不具有诸如等离子体的点火 事件的衬底处理室进行的。阻挡层234可W是具有基本上均匀的成分的单层氧化娃、具有在 化学计量的成分上渐变的单层氮氧化娃或如在下面的实施方案中描述的，可W是包括至少 一个下部的或覆盖第二电荷俘获层23化的第一阻挡层，W及覆盖第一阻挡层的第二阻挡层 的多层阻挡层。
[003引在一个实施方案中，阻挡层234可W包括通过CVD过程使用化0/N曲和DCS/N曲气体 混合物形成的厚度在2.0纳米和4.0纳米之间的氮化娃、富娃氮化娃或富娃氮氧娃层。
[0039] ONO掩模(未示出）可包括光刻胶层，其被使用标准的光刻技术进行图案化W暴露 MOS区212中的ONO层226, W及使用包括一个或多个步骤的任何合适的湿法刻蚀或干法刻蚀 过程从MOS区212去除ONO层到在衬垫氧化层214上停止。例如，在一个实施方案中，干法刻蚀 过程可包括，例如，在低压和适度的高功率（1600W)条件下使用氧气(〇2)和如CHF3的含氣气 体的第一刻蚀步骤，接着是在低压刻蚀和在适度的功率(大约500W)条件下在如CF4或CHF3 的含氣气体的等离子体中的第二刻蚀步骤。
[0040] 参照图1和图2F，进行栅氧化层或GOx预清洗，且MOS晶体管210的栅氧化层或GOx 236形成在MOS区212中（步骤IIOKGOx预清洗从MOS区212去除衬垫氧化层214。该清洗过程 使在MOS区212中的衬底204准备用于栅氧化层生长。在一个示例性的实现中，衬垫氧化层 214在使用20:1的BOE湿法刻蚀、50:1的氨氣酸化F)的湿法刻蚀、衬垫刻蚀或者任何其他类 似的基于氨氣酸的湿法刻蚀化学作用所进行的湿法清洗过程中被去除。在其他的实施方案 中，为了仅去除阻挡层234的无用的部分，清洗处理化学作用被选择。
[0041 ]在一些实施方案中，在MOS区212中形成多个MOS晶体管的栅氧化层的氧化过程是 双栅氧化过程W能够制造在MOS区212中的衬底204的表面216之上的用于高电压化V)晶体 管（比如输入-输出场效应晶体管（I/O FET))的第一厚栅氧化层和在另一个MOS区中的用于 低电压(LV)晶体管的第二薄栅氧化层。应该理解的是，形成栅氧化层236的氧化过程将对阻 挡层234几乎没有不利的影响。
[0042]接着，参照图1和图2G，栅极层被沉积和图案化W同时形成MOS晶体管210的栅极 240和NVM晶体管206的栅极242(步骤112)。通常，栅极层是沉积在衬底204的基本上整个表 面和所有的层及其形成的结构之上的保形层。然后使用标准的光刻技术形成图案化的光刻 胶掩模(未示出），栅极层被刻蚀W从未受掩模保护的区域去除栅极层并停止于栅氧化层 236和电介质堆叠(阻挡层234)的上表面。
[0043] 在一个实施方案中，栅极层包括渗杂的多晶娃或多晶娃层，该渗杂的多晶娃或多 晶娃层使用化学气相沉积(CVD)沉积成厚度大约为30纳米到100纳米并使用标准的多晶娃 刻蚀化学过程(比如CHF3或C2H2或皿r/化)进行刻蚀，运对于栅氧化层236和电介质堆叠228 的基础材料非常有选择性。多晶娃可W利用分别用于N-SONOS和P-SONOS的憐或棚中的任一 个通过能量范围在20千电子伏特到50千电子伏特并且剂量范围在1 X l〇is/平方厘米到5 X 1〇15/平方厘米的离子注入进行渗杂。
[0044] 可选地，栅极层可W是多层栅极层，包括除多晶娃之外或代替多晶娃的如侣、铁或 它们的混合物或合金的高逸出功的金属或P+金属组成的一个或多个层。
[0045] 接着，参照图1，在运些实施方案中，其中栅极层是或者包括多晶娃层，方法还包括 再氧化多晶娃W修复在刻蚀栅极层期间在栅极240、242的边缘处出现的任何损坏（步骤 114)。栅极240、242被氧化的部分也作为多晶娃之上的纯化层，并且用于随后的渗杂物注入 的屏蔽。在一些实施方案中，再氧化过程可包括将衬底204W及在其上形成的多晶娃栅极 240、242在溫度从大约900°C到大约Iiocrc的氧气中至少暴露大约5分钟到30分钟，W再氧 化靠近栅极的被暴露的表面的多晶娃的一部分至大约1纳米到5纳米的深度。
[0046] 参照图1和图2H和图21，第一间隔层244被沉积和刻蚀W形成邻近MOS晶体管210和 NVM晶体管206的多晶娃栅极240、242的第一侧壁间隔246 (间隔部1)(步骤116)。第一间隔层 244可包括电介质材料(例如氧化娃(SI02)或氮化娃(SiN))的保形层，使用在本文中描述的 任何已知的CVD技术，保形层被沉积至厚度为从大约10纳米至大约30纳米。在一个实施方案 中，其中，间隔层244包括氮化娃，刻蚀可W W多种不同的方式实现或进行，包括，例如，W适 度的功率(大约500W)在含氣气体(诸如CF4或CHF3)的等离子体中的低压的毯式刻蚀或间隔 刻蚀。因为没有使用掩模且刻蚀是高度地各向异性的，基本上所有的间隔层244被从暴露的 栅氧化层236和电介质堆叠228的表面W及平行于衬底204的表面216的栅极240、242的水平 面刻蚀或去除，留下临近MOS晶体管210和NVM晶体管206的栅极的侧壁的第一间隔246。
[0047] 接着，参考图1和图2J，M0S LDD掩模248被沉积和图案化，W及漏极扩展或LDD 250 在MOS晶体管210的源极和漏极(S/D)区中通过W合适的能量和合适的浓度注入合适的离子 种类（由箭头252代表)而被形成(步骤118)。例如，P型MOS晶体管210的LDD 250可通过W下 方式来形成:沉积光刻胶并利用标准光刻技术图案化该光刻胶W在MOS LDD掩模248中形成 MOS晶体管210的S/D区通过其而被暴露的开口 W及W大约10到大约100千电子伏特化eV)的 能量和大约1 X 1〇12/平方厘米到大约5 X l〇M/平方厘米的剂量注入棚离子(BF2)通过光刻 胶掩模。可选地，通过W20千电子伏到70千电子伏化eV)的能量和2X10"/平方厘米到大约5 X 10"/平方厘米的剂量注入神或憐，可W形成通过在MOS LDD掩模248中相同的开口的P型 MOS晶体管210的袋形注入或环状注入（未示出）来形成。相似地，N型MOS晶体管210的LDD 250可通过穿过适当地被图案化的光刻胶掩模W大约10千电子伏到大约100千电子伏特 化eV)的能量和大约IX l〇u/平方厘米到大约5 X l〇M/平方厘米的剂量注入神或憐来形成。 N型MOS晶体管210的环状注入或袋形注入也可利用棚(BF2)W5千电子伏到大约50千电子伏 特的能量和I X 1〇1^平方厘米到5 X l〇u/平方厘米的剂量来完成穿过掩模。
[004引参照图1和图2K，掩模254(例如ONO或NVM LDD掩模)在衬底204之上形成，暴露NVM 晶体管206的源极和漏极(S/D)区（步骤120)。NVM LDD掩模254可W包括光刻胶层，或由从图 案化的氮化物或娃氮化物层形成的硬掩模。
[0049] 接着，参照图1和图化到图2M，覆盖S/D区和通过在掩模2 54中的开口暴露的电介质 堆叠228通过在NVM晶体管206的S/D区中去除阻挡层234和电荷俘获层232的至少第一部分 而被刻蚀W使电介质堆叠变薄(步骤122)。在NVM晶体管206的S/D区中的电介质堆叠228从 最初的大约175埃CA)的总堆叠厚度(运对注入到S/D区有不利的影响）向下变薄到大约30埃 到大约40埃的厚度(运对注入到S/D区没有不利的影响）。在一些实施方案中，在电荷俘获层 232中是包括第一电荷俘获层和第二电荷俘获层232a和23化的多层电荷俘获层，基本上整 个上部的、第二电荷俘获层23化或大约90埃的电荷俘获层被去除。
[0050] 在一个实施方案中，变薄是使用标准的氧化物刻蚀完成的，例如使用10:1的含有 表面活性剂的缓冲氧化物刻蚀(BOE)的湿法刻蚀过程。可替代地，湿法刻蚀过程可W使用 20:1的BOE湿法刻蚀、50:1的氨氣酸化F)湿法刻蚀、衬垫刻蚀或者任何其他类似的基于氨氣 酸的湿法刻蚀的化学过程进行。应该注意的是，虽然上述的刻蚀的化学过程对氮化物有选 择性，已经发现W上述的浓度，上述过程还刻蚀在下面的电荷俘获层232的氮化娃或氮氧化 娃，即使是W较慢的速度。
[0051] 可替代地，使电介质堆叠 228变薄可在多个步骤过程中完成，其中上述的氧化刻蚀 后面跟随着氮化物刻蚀，例如，W适度功率(大约500W)在含氣气体(如CF4或CHF3)中的低压 刻蚀。
[0052] 在又一个替代实施方案中，使电介质堆叠228变薄可在单个步骤或多个步骤过程 中完成，其中阻挡层234或阻挡层和至少一部分电荷俘获层232是在干刻蚀过程中去除的。 在一个实施方案中，其中阻挡层234包括氧化物、电荷俘获层232包括氮化娃或氮氧化娃，干 法刻蚀过程可包括，例如，W低压和适度的高功率（1600W)利用氧气（〇2)和含氣气体（如 CHF3)的第一刻蚀步骤，随后是如上文所述的第二步骤氮化物刻蚀。
[0053 ] 接着，参照图1和图2N，在NVM晶体管206的S/D区中通过W合适的能量和合适的浓 度穿过前述的ONO或NVM LDD掩模254中的开口注入合适的离子种类（由箭头258代表），漏极 扩展或LDD256被形成(步骤124)，并且NVM L孤掩模254被去除。光刻胶NVM LDD掩模254可通 过使用如上述的氧等离子体的干法去胶或剥离而被去除。在一个实施方案中，LDD注入256 可通过W大约5千电子伏到大约25千电子伏特化eV)的能量和大约5 X l〇u/平方厘米到大约 2Xl〇i4/平方厘米的剂量注入神和憐来形成。可选地，P型NVM晶体管206的袋形注入或环状 注入260可W通过W20千电子伏到70千电子伏化eV)的能量和IX l〇u/平方厘米到大约5X l〇u/平方厘米的剂量注入神或憐在NVM LDD掩模254中穿过相同的开口来形成。类似地，N型 NVM晶体管206的袋形注入或环状注入260可W通过WlO千电子伏到30千电子伏化eV)的能 量和1 X 1〇1^平方厘米到大约5 X l〇u/平方厘米的剂量注入棚来形成。
[0054]接着，参照图1和图20到图2P，第二间隔层被沉积和刻蚀W形成邻近NVM晶体管和 MOS晶体管的第一侧壁间隔246的第二间隔262(步骤126)。第二间隔层可包括电介质材料 (例如氧化娃(Si02)或氮化娃(SiN))的保形层，使用在本文中描述的任何已知的CVD技术， 保形层被沉积的厚度从大约10纳米至大约50纳米。如上述的关于第一间隔246的间隔刻蚀， 没有使用掩模，并且因为刻蚀是高度地各向异性的，基本上全部第二间隔层从被暴露的栅 氧化层236和电介质堆叠228的表面W及平行于衬底204的表面216的栅极240、242的水平面 表面被刻蚀或去除，留下邻近MOS晶体管210和NVM晶体管206的栅极的侧壁的第二间隔262。
[0055] 可选地或优选地，用于形成第二间隔262的刻蚀的化学过程、功率和持续时间被选 择W进一步使NVM晶体管206的S/D区中的电介质堆叠 228的一部分变薄或去除该电介质堆 叠 228的一部分。例如，在一个实施方案中，第二间隔层包括氮化娃W及刻蚀是利用在含氣 气体(比如CF4或CHF3)的等离子体中的W适度的功率(大约500W)的低压毯式刻蚀或间隔刻 蚀进行的，且基本上全部的下部的、第一电荷俘获层232a或大约25埃的电荷俘获层被去除， 如图2P所示。
[0056] 参照图1和图2Q，图案化的掩模(未示出）被形成，并且深处的源极和漏极注入被进 行W形成NVM晶体管206和MOS晶体管210的源极和漏极(S/D)区264(步骤128)。图案化的掩 模可包括被图案化W仅暴露NVM晶体管206和MOS晶体管210的S/D区的光刻胶掩模或硬掩 模。对于PM0S，棚或BF2W20千电子伏特-50千电子伏特的能量和2X10l5/平方厘米到5X 1〇15/平方厘米的剂量被使用。对于NM0S，憐或神W30千电子伏特-75千电子伏特的能量和2 X l〇is/平方厘米到5 X 1〇1^平方厘米的剂量被使用。
[0057] 参照图1和图2R，在NVM晶体管206的S/D区中剩下的任何电介质堆叠2 28 W及在MOS 晶体管210的S/D区中剩下的任何G0X236被去除，并且娃化物266形成在所有的S/D区中的衬 底204的表面216之上（步骤130)。一般地，电介质堆叠228和G0x236可通过在本文中描述的 任何氧化物和/或氮化物刻蚀而被去除。在一个特定的实施方案中，电介质堆叠228和 G化236通过湿法过程使用HF或对衬底204的材料有高度选择性的标准清洗(SCl)和SC2而被 去除。SC 1通常使用50 °C到80 °C的1:1:5的氨氧化氨(NH40H)、过氧化氨(出化)和水化2〇)的溶 液进行大约10分钟。SC2是短暂浸入到50°C到80°C的1:1:10的肥1、出化和出0的溶液中。在娃 化物形成的时候在S/D区中的衬底204的表面216上剩下的任何的电介质堆叠228和G0X236 的去除是期望的，因为否则用于形成娃化物的金属和衬底的娃之间的娃化反应被阻挡且没 有娃化物将被形成。娃化物过程可能是在本领域中通常使用的任何过程，通常包括预清洗 刻蚀、儀金属沉积、退火和湿法剥离。接着是第二退火。
[0058] 最后，标准的或基准的CMOS过程流程被继续W基本上完成存储器200的前端设备 的制造。
[0059] 现在将参考图3和图4A到图4G详细地描述将NVM晶体管集成或嵌入到CMOS过程流 程的方法的另一个实施方案。图3是示出了NVM晶体管LDD掩模或NVM LDD掩模在注入离子到 S/D区之前从NVM晶体管的S/D区使电介质堆叠变薄(如果不是去除的话)的方法或过程流程 的实施方案的流程图，且其中在使电介质堆叠变薄之后，邻近NVM晶体管和MOS晶体管的栅 极的侧壁处形成第一间隔（间隔部1)。图4A到图4G是示出了在根据图3的方法制造存储单元 期间的包括NVM晶体管和MOS晶体管的存储单元200的一部分的横截面的框图。
[0060] 正如上述的方法或过程流程，过程开始于在晶圆或衬底204中形成许多隔离结构 202，注入渗杂物穿过衬垫氧化层214到衬底204形成在一个或多个NVM或MOS区中的阱，且形 成将在MOS区形成的NVM晶体管和MOS晶体管的沟道，所有运些都如在图1中的步骤102到106 和图2A到图2C中所描述的。接着，电介质堆叠 228被沉积和图案化，如在步骤108中所描述的 和在图2D和图沈中所显不的。最后，进行GOx预清洗W及G0x236被沉积，如在步骤108中所描 述的和在图2F中所显示的。运时，存储单元200基本上和在图2F所示的W及上述内容中的情 况相同。
[0061] 参照图3和图4A，该方法继续，栅极层的沉积和图案化(未示出）W同时形成MOS晶 体管210的栅极240和NVM晶体管206的栅极242(步骤302)。通常，栅极层是在衬底204和所有 层及其上形成的结构的基本上整个表面之上沉积的导电的、保形层。然后图案化的光刻胶 掩模(未示出）被使用标准的光刻技术来形成，且栅极层被刻蚀W从未受掩模保护的区域去 除栅极层且该去除停止于栅氧化物236和电介质堆叠(阻挡层234)的上表面。
[0062] 如上所述，栅极层可包括渗杂的多晶娃层和/或一个或多个金属层。
[0063] 参照图3和图4B，掩模254(例如ONO或NVM LDD掩模)在衬底204之上形成，暴露NVM 晶体管206的源极和漏极(S/D)区（步骤304)。
[0064] 接着，参照图3和图4C到图4D，上覆于S/D区且穿过在掩模254中的开口被暴露的电 介质堆叠228被刻蚀W通过去除在NVM晶体管206的S/D区中的阻挡层234和电荷俘获层232 的至少第一部分而使电介质堆叠变薄(步骤306)。如上所述，在NVM晶体管206的S/D区中的 电介质堆叠228从最初的大约175埃(A)的总的堆叠厚度(运对注入到S/D区有不利的影响） 向下变薄到大约30埃到大约40埃的厚度(运对注入到S/D区没有不利的影响）。在一些实施 方案中，电荷俘获层232是包括第一电荷俘获层和第二电荷俘获层232a和23化的多层电荷 俘获层，基本上整个上部的、第二电荷俘获层23化或大约90埃的电荷俘获层被去除。
[0065] 在一个实施方案中，使用标准的氧化物刻蚀来完成变薄，例如使用10:1的含有表 面活性剂的BOE的湿法刻蚀过程。可替代地，湿法刻蚀过程可W使用20:1的BOE湿法刻蚀、 50:1的氨氣酸化F)湿法刻蚀、衬垫刻蚀或者任何其他类似的基于氨氣酸的湿法刻蚀的化学 过程来进行。应该注意的是，虽然上述的刻蚀化学过程W上述的浓度对氮化物有选择性，但 是已经发现其也刻蚀在电荷俘获层232的下面的氮化娃或氮氧化娃，尽管是W较慢的速度。
[0066] 可选地，使电介质堆叠 228变薄可在多个步骤过程中完成，其中，上述的氧化刻蚀 后面跟着是氮化物刻蚀，例如，W适度的功率(大约500W)在含氣气体(如C&或CHF3)的等离 子体里的低压刻蚀。
[0067] 在又一个可选实施方案中，使电介质堆叠228变薄可在单个步骤或多个步骤的过 程中完成，其中阻挡层234或者阻挡层和至少一部分电荷俘获层232是在干法刻蚀过程中被 去除的。在一个实施方案中，在阻挡层234包括氧化物、电荷俘获层232包括氮化娃或氮氧化 娃时，干法刻蚀过程可包括，例如，W低压和适度高的功率（1600W)利用氧气(〇2)和含氣气 体(如CHF3)的第一刻蚀步骤，然后是如上所述的第二氮化物刻蚀步骤。
[006引接着，参照图3和图4E，在NVM晶体管206的S/D区中，通过W合适的能量和合适的浓 度注入适当的离子种类穿过前述的ONO或NVM LDD掩模254中的开口（由箭头258表示），形成 漏极扩展或LDD 256(步骤308)，并且NVM LDD掩模254被去除。如上所述，光刻胶NVM LDD掩 模254可通过使用氧等离子体来干法去胶或剥离而被去除。在一个实施方案中，LDD注入256 可通过W大约5千电子伏特到大约25千电子伏特化eV)的能量和大约5 X l0u/平方厘米到大 约2Xl0i4/平方厘米的剂量注入神和憐来形成。可选地，P型NVM晶体管206的袋形注入或环 状注入260可W通过W20千电子伏到70千电子伏化eV)的能量和2Xl0u/平方厘米到大约5 X 1012/平方厘米的剂量穿过在NVM LDD掩模254中的相同的开口注入神或憐来形成。类似 地，N型NVM晶体管206的袋形注入或环状注入260可W通过WlO千电子伏到30千电子伏特 化eV)的能量和lX10lシ平方厘米到大约3Xl0u/平方厘米的剂量注入(BF2)来形成。
[0069] 在其中栅极层或包括多晶娃层的那些实施方案中，多晶娃可被再氧化W修复在栅 极层的刻蚀期间或使在NVM晶体管206的S/D区中的电介质堆叠变薄的期间在栅极240、242 的边缘发生的任何损坏(步骤310)。在一个实施方案中，再氧化过程可包括将衬底204和在 其上形成的多晶娃栅极240、242暴露在溫度为大约900°C到大约1100°C的氧气中至少大约5 分钟到30分钟，W再氧化邻近被暴露的栅极的表面的多晶娃的一部分至深度为大约1纳米 到大约5纳米。
[0070] 参照图3和图4F，第一间隔层(未在该图中示出）被沉积和刻蚀W形成邻近MOS晶体 管210和NVM晶体管206的多晶娃栅极240、242的第一侧壁间隔246 (间隔部1)(步骤312)。如 上所述，第一间隔层244可包括电介质材料(例如氧化娃(Si02)或氮化娃(SiN))的保形层， 该保形层使用在本文中描述的任何已知的CVD技术而被积至厚度为大约10纳米至大约30纳 米。在实施方案中，其中，间隔层244包括氮化娃，刻蚀可W W多种不同的方式来实现或进 行，包括，例如，W适度的功率(大约500W)在含氣气体(诸如CF4或CHF3)的等离子体中的低 压毯式刻蚀或间隔刻蚀。因为没有使用掩模且刻蚀是高度地各向异性的，所W基本上所有 的间隔层244从被暴露的栅氧化层236和电介质堆叠228的表面W及平行于衬底204的表面 216的栅极240、242的水平面被刻蚀或去除，留下临近MOS晶体管210和NVM晶体管206的栅极 的侧壁的第一间隔246。
[0071] 接着，参照图3和图4G，M0S LDD掩模248被沉积和图案化，W及漏极扩展或LDD250 在MOS晶体管210的源极和漏极(S/D)区中通过W合适的能量和合适的浓度注入合适的离子 种类（由箭头252代表)而被形成(步骤314)。如上所述，P型MOS晶体管210的LDD 250可W通 过W大约10千电子伏特到大约100千电子伏特化eV)的能量和大约IX 1〇12/平方厘米到大约 5X1〇m/平方厘米的剂量注入棚离子(BF2)来形成，W及可通过W大约10千电子伏特到大约 100千电子伏特化eV)的能量和大约1 XlQi2/平方厘米到大约5 X l〇i4/平方厘米的剂量注入 神和憐形成N型MOS晶体管的LDD。可选地，MOS晶体管210的袋形注入或环状注入可通过W如 上所述的合适的能量和合适的浓度注入合适的离子种类来形成。
[0072] 最后，深度源极和漏极注入被执行W形成NVM晶体管206和MOS晶体管210的源极和 漏极(S/D)区264,在NVM晶体管206的S/D区中剩下的任何电介质堆叠228W及在MOS晶体管 210的S/D区中剩下的任何GOx 236被去除，在全部S/D区中的衬底204的表面216之上形成娃 化物266, W及标准的或基准的CMOS过程流程被继续W基本上完成存储单元200的前端设备 的制造(步骤316)。如上所述，电介质堆叠228和GOx 236可通过在本文中描述的任何氧化物 和/或氮化物刻蚀(包括使用HF或标准的清洗(SCl)和SC2的湿法过程)被去除。娃化物过程 可W是在本领域中通常使用的任何过程，通常包括预清洗刻蚀、儀金属沉积、退火和湿法剥 离。
[0073] 参考图5和图6A到图6E，现在将详细地描述将NVM晶体管集成或嵌入到CMOS过程流 程的方法的另一个实施方案。图5是示出了一个方法或过程流程的实施方案的流程图，其中 在形成邻近NVM晶体管和MOS晶体管的栅极的侧壁的第一间隔（间隔部1) W及将离子注入到 NVM晶体管的S/D区中形成LDD 256之前，单独的掩模，而非NVM LDD掩模254,被用来从NVM晶 体管的S/D区使电介质堆叠变薄(如果不是去除的话）。图6A到图6E是示出了在根据图5的方 法制造存储单元期间的包括NVM晶体管和MOS晶体管的存储单元200的一部分的横截面框 图。
[0074] 正如上述的方法和过程流程，过程开始于在晶圆或衬底204中形成多个隔离结构 202,将渗杂物穿过衬垫氧化层214注入到衬底204,在一个或多个NVM或MOS区中形成阱，W 及形成将被形成在MOS区中的NVM和MOS晶体管的沟道，全都如在图1的步骤102到106和图2A 到图2C中所描述的那样。接着，电介质堆叠228被沉积和图案化，如在步骤108里所描述的和 在图2D和图2E所示。最后，进行GOx预清洗W及GOx 236被沉积，如在步骤108里所描述的和 在图2F所示。运时，存储单元200基本上和图2F所示的和W上描述的存储单元相同。
[0075] 参照图5和图64A，该方法继续沉积和图案化栅极层（未示出）W同时形成MOS晶体 管210的栅极240和NVM晶体管206的栅极242(步骤502)。通常，栅极层是在衬底204的基本上 整个表面之上沉积的导电的保形层，并且所有层和结构在其上形成。然后，图案化的光刻胶 掩模(未示出）被使用标准的光刻技术来形成，且栅极层被刻蚀W从未受掩模保护区域去除 栅极层并停止于栅氧化层236和电介质堆叠（阻挡层234)的上表面。如上所述，栅极层可包 括渗杂的多晶娃层和/或一个或多个金属层。
[0076] 参照图5和图6B，掩模268形成在衬底204之上，暴露了NVM晶体管206的源极和漏极 (S/D)区（步骤504)。正如上述的NVM LDD掩模254那样，掩模268可W包括光刻胶层或由图案 化的氮化物或娃氮化物层形成的硬掩模。在所示的实施方案中掩模268包括使用标准的光 刻法过程而被图案化的光刻胶的层。
[0077] 接着，参照图5和图4C到图抓，覆盖S/D区并被穿过在掩模268中的开口暴露的电介 质堆叠228,被刻蚀W通过去除在NVM晶体管206的S/D区中的阻挡层234和电荷俘获层232的 至少第一部分，而使电介质堆叠变薄(步骤506)。如上所述，在NVM晶体管206的S/D区中的电 介质堆叠228从最初的大约175埃的总堆叠厚度(运对注入到S/D区有不利的影响）向下变薄 到大约30埃到大约40埃的厚度(运对随后的将渗杂物注入到NVM晶体管的S/D区中没有不利 的影响）。在一些实施方案中，在电荷俘获层232是包括第一电荷俘获层和第二电荷俘获层 232a和23化的多层电荷俘获层，基本上整个上部的、第二电荷俘获层23化或大约90埃的电 荷俘获层被去除。
[0078] 在一个实施方案中，使用标准的氧化物刻蚀来实现变薄，例如使用10:1的含有表 面活性剂的BOE的湿法刻蚀过程。可替代地，湿法刻蚀过程可W使用20:1的BOE湿法刻蚀、 50:1的氨氣酸化F)湿法刻蚀、衬垫刻蚀或者任何其他类似的基于氨氣酸的湿法刻蚀的化学 过程进行。应该注意的是，虽然上述的刻蚀的化学过程在上述浓度下对氮化物是有选择性， 但是已经发现上述过程也刻蚀在电荷俘获层232下面的氮化娃或氮氧化娃，尽管是W较慢 的速度。
[0079] 可替代地，使电介质堆叠 228变薄可在多个步骤过程中完成，其中上述的氧化刻蚀 后面跟随着氮化物刻蚀，例如，W适度的功率(大约500W)在含氣气体(如C&或CHF3)的等离 子体里的低压刻蚀。
[0080] 在又一个可选实施方案中，使电介质堆叠228变薄可在单个步骤或多个步骤过程 中完成，其中阻挡层234或阻挡层和至少一部分电荷俘获层232是在干法刻蚀过程中被去除 的。在一个实施方案中，在阻挡层234包括氧化物、电荷俘获层232包括氮化娃或氮氧化娃 时，干法刻蚀过程可包括，例如，W低压和适度高的功率（1600W)利用氧气(〇2)和含氣气体 (如CHF3)进行第一刻蚀步骤，然后进行如上所述的第二氮化物刻蚀步骤。
[0081] 接着，掩模268被去除，并且在栅极层是或包括多晶娃层的那些实施方案中，多晶 娃可被再氧化W修复在刻蚀栅极层期间在栅极240、242的边缘处出现的任何损坏（步骤 508)。如上所述，掩模268可通过使用氧等离子体干法去胶或剥离而被去除。再氧化过程可 包括将衬底204和在其上形成的多晶娃栅极240、242暴露在溫度从大约900°C到1100°C的氧 气中至少大约5分钟到30分钟，W再氧化靠近被暴露的栅极的表面的多晶娃的一部分至大 约1纳米到5纳米的深度。
[0082] 参照图5和图6E，第一间隔层(未在运个图中显示)被沉积和刻蚀W形成邻近MOS晶 体管210和NVM晶体管206的多晶娃栅极240、242的第一侧壁间隔246 (间隔部1)(步骤510)。 如上所述，第一间隔层244可包括电介质材料（例如氧化娃（Si02)或氮化娃（SiN))的保形 层，该保形层使用在本文中描述的任何已知的CVD技术而被沉积到厚度为大约10纳米至大 约30纳米。在一个实施方案中，其中，间隔层244包括氮化娃，刻蚀可W W多种不同的方式实 现或进行，包括，例如，W适度的功率(大约500W)在含氣气体(诸如CF4或CHF3)的等离子体里 进行低压的毯式刻蚀或间隔刻蚀。因为没有使用掩模且刻蚀是高度地各向异性的，基本上 全部间隔层244被刻蚀或从被暴露的栅氧化层236和电介质堆叠228的表面W及平行于衬底 204的表面216的栅极240、242的水平面被去除，留下临近MOS晶体管210和NVM晶体管206的 栅极的侧壁的第一间隔246。
[0083] 接着，MOS LDD掩模和NVM LDD掩模可在衬底204的表面216之上顺序地形成，并进 行适当的注入W形成MOS晶体管和NVM晶体管的轻渗杂漏极扩展化DD 250和256)和袋形注 入或环状注入260,如在上面的步骤118和124中描述的那样。
[0084] 最后，进行深度源极和漏极注入W形成NVM晶体管206和MOS晶体管210的源极和漏 极(S/D)区264,并且在NVM晶体管206的S/D区中剩下的任何电介质堆叠228和在MOS晶体管 210的S/D区中剩下的任何GOx 236被去除。娃化物266然后可形成在所有的S/D区中的衬底 204的表面216之上，W及继续标准的或基准的CMOS过程流程W基本上完成存储单元200的 前端设备的制造(步骤514)。
[0085] 尽管本方法的实施方案使用单独的掩模来使在NVM晶体管的S/D区之上的电介质 堆叠变薄，但是单独的掩模的使用W及在变薄后进行的多晶娃再氧化(步骤508)大大降低 了在下面的层的刻蚀缺陷。同样，应该理解的是，单独的掩模268可使用和用于形成NVM LDD 掩模254的相同的掩模板而被形成或图案化，从而避免将多余的掩模引入到过程流程里而 带来很多费用。
[0086] 运样，描述了包括嵌入了或集成地形成了基于ONO的NVM晶体管和MOS晶体管的用 于制造存储单元的方法的实施方案。尽管本公开已参照特定的示例性实施方案进行描述， 但明显的是，对运些实施方案可W作出各种修改和改变而不背离本公开的广泛的精神范 围。因此，本说明书和附图应被视为是示例性的，而不是限制性的。
[0087] 根据37C.F.R.§1.72(b)提供了本公开的摘要，该37C.F.R.§1.72(b)要求摘要允许 读者快速弄清本技术公开的一个或多个实施方案的本质。其被提交时为了有助于理解，而 不是用来解释或限制要求主张的范围或含义。另外，在前述的详细描述中，可W看出，出于 简化本公开的目的，各个特征被一起组合在在单个实施方案中。然而，本公开的运个方法不 是要被解释为反映所要求保护的实施方案需要比明确地列举在每个权利要求中的特征更 多的特征。相反，如W下权利要求所反映的，发明主题依赖于比单个公开实施方案的所有特 征更少的特征。因此，下面的权利要求W此方式并入详细的描述，其中每一条权利要求W其 自身作为单独的实施方案。
[0088]说明书中对一个实施方案或实施方案的参考指的是，结合实施方式描述的特定的 特征、结构或特性被包括在电路和方法至少一个实施方案中。在说明书中各个地方出现的 短语一个实施方案不一定都指代相同的实施方案。
【主权项】
1. 一种方法，包括： 在衬底上的电介质堆叠之上沉积和图案化栅极层W形成非易失性存储器(NVM)晶体管 的栅极，所述电介质堆叠包括覆盖所述衬底的表面的隧穿层、覆盖所述隧穿层的电荷俘获 层W及覆盖所述电荷俘获层的阻挡层； 形成暴露所述NVM晶体管的源极和漏极(S/D)区的掩模； 穿过所述掩模刻蚀所述电介质堆叠，W通过去除在所述NVM晶体管的S/D区中的所述阻 挡层和所述电荷俘获层的至少第一部分而使所述电介质堆叠变薄；W及 穿过所述变薄的电介质堆叠将渗杂物注入到所述NVM晶体管的S/D区中，W形成邻近 NVM晶体管的栅极的轻渗杂漏极(LDD)。2. 根据权利要求1所述的方法，其中，所述电荷俘获层是至少包括覆盖所述隧穿层的第 一电荷俘获层和覆盖所述第一电荷俘获层的第二电荷俘获层的多层电荷俘获层，并且，其 中，去除所述电荷俘获层的所述至少第一部分包括去除所述NVM晶体管的S/D区中的所述第 二电荷俘获层。3. 根据权利要求1所述的方法，其中，刻蚀所述电介质堆叠包括使所述电介质堆叠变薄 到不会对随后将渗杂物注入到所述NVM晶体管的S/D区中有不利的影响的厚度。4. 根据权利要求3所述的方法，其中，刻蚀所述电介质堆叠包括使所述电介质堆叠从大 约Π 5埃(A)的厚度变薄到大约30 A到大约40某的厚度。5. 根据权利要求1所述的方法，其中，沉积和图案化所述栅极层还包括在所述衬底的表 面之上在其上没有所述电介质堆叠的区域中沉积和图案化所述栅极层，W同时形成在互补 型金属娃(CMOS)晶体管的栅极。6. 根据权利要求5所述的方法，还包括在所述NVM晶体管的栅极、CMOS晶体管的栅极和 所述衬底的表面之上沉积第一间隔层，W及各向异性地刻蚀所述第一间隔层W形成邻近所 述NVM晶体管和所述CMOS晶体管的栅极的侧壁的第一间隔部。7. 根据权利要求6所述的方法，其中，沉积和刻蚀所述第一间隔层W形成第一间隔部是 在形成暴露所述NVM晶体管的S/D区的所述掩模之前完成的。8. 根据权利要求6所述的方法，还包括在所述NVM晶体管的栅极、CMOS晶体管的栅极和 所述衬底的表面之上沉积第二间隔层，并且各向异性地刻蚀所述第二间隔层W形成邻近所 述NVM晶体管和所述CMOS晶体管的所述第一间隔部的第二间隔部（间隔部2)，其中，所述第 二间隔层包括氮化娃(SiN)，并且，其中，刻蚀所述第二间隔层包括去除所述NVM晶体管的S/ D区中的所述电荷俘获层的至少第二。9. 根据权利要求8所述的方法，其中，在穿过所述掩模刻蚀所述电介质堆叠 W使所述电 介质堆叠变薄之后在所述NVM晶体管的所述S/D区中剩下的所述隧穿层和所述电荷俘获层 的第二部分保护在所述S/D区中的所述衬底的表面在所述第一间隔部和所述第二间隔部的 形成期间免受损坏。10. 根据权利要求1所述的方法，其中，栅极层包括多晶娃，并且，其中，所述方法还包括 在沉积和图案化所述栅极层之后再氧化所述多晶娃，W形成所述NVM晶体管的多晶娃栅极。11. 根据权利要求10所述的方法，其中，所述电介质堆叠包括氧化物-氮化物-氧化物 (ΟΝΟ)堆叠，并且所述NVM晶体管包括娃-氧化物-氮化物-氧化物-娃(S0N0S)晶体管。12. 根据权利要求1所述的方法，其中，所述隧穿层或所述阻挡层中的至少一个包括高k 材料。13. 根据权利要求1所述的方法，其中，在使所述电介质堆叠变薄之前被形成暴露所述 NVM晶体管的S/D区的所述掩模是LDD掩模，并且其中，将渗杂物注入到所述NVM晶体管的S/D 区包括穿过在所述LDD掩模中的开口进行注入。14. 一种方法，包括： 在衬底的第一区中沉积电介质堆叠，所述电介质堆叠包括覆盖所述衬底的表面的隧穿 层、覆盖所述隧穿层的电荷俘获层和覆盖所述电荷俘获层的阻挡层； 在所述第一区中的所述电介质堆叠之上和在所述衬底的表面之上在所述衬底的其上 没有沉积所述电介质堆叠的第二区中沉积栅极层； 图案化所述栅极层W同时形成在所述第一区中的非易失性存储器(NVM)晶体管的栅极 和在所述第一区中的互补型-金属-氧化物-娃(CMOS)晶体管的栅极； 形成具有暴露所述NVM晶体管的源极和漏极(S/D)区的开口的掩模； 穿过所述掩模中的开口刻蚀所述电介质堆叠，W通过去除在所述NVM晶体管的S/D区中 的所述阻挡层和所述电荷俘获层的至少第一部分来使所述电介质堆叠变薄；W及 穿过变薄的电介质堆叠，将渗杂物注入到所述NVM晶体管的S/D区中，W形成邻近所述 NVM晶体管的栅极的轻渗杂漏极(LDD)。15. 根据权利要求14所述的方法，其中，所述电荷俘获层是至少包括覆盖所述隧穿层的 第一电荷俘获层和覆盖所述第一电荷俘获层的第二电荷俘获层的多层电荷俘获层，并且其 中，去除所述电荷俘获层的所述至少第一部分包括去除所述NVM晶体管的S/D区中的所述第 二电荷俘获层。16. 根据权利要求14所述的方法，其中，栅极层包括多晶娃，并且，其中，所述方法还包 括在所述NVM晶体管的栅极、CMOS晶体管的栅极和所述衬底的表面之上沉积间隔层，W及各 向异性地刻蚀所述间隔层W形成邻近所述NVM晶体管和所述CMOS晶体管的栅极的侧壁的间 隔部，W及再氧化所述多晶娃。17. 根据权利要求16所述的方法，其中，在形成暴露所述NVM晶体管的S/D区的所述掩模 之前，完成沉积和刻蚀所述间隔层W形成间隔部和再氧化所述多晶娃。18. 根据权利要求16所述的方法，其中，在将渗杂物注入到所述NVM晶体管的S/D区中之 后完成沉积和刻蚀所述间隔层W形成间隔部并再氧化所述多晶娃，并且其中，在穿过所述 掩模刻蚀所述电介质堆叠 W使所述电介质堆叠变薄之后，在所述NVM晶体管的所述S/D区中 剩下的所述隧穿层和所述电荷俘获层的第二部分保护在所述S/D区中的所述衬底的表面在 所述间隔部的形成期间免受损坏。19. 一种方法，包括： 在衬底之上沉积和图案化多晶娃栅极层，W在电介质堆叠上形成非易失性存储器 (NVM)晶体管的栅极，所述电介质堆叠包括覆盖所述衬底的表面的隧穿层、覆盖所述隧穿层 的电荷俘获层W及覆盖所述电荷俘获层的阻挡层，同时在所述衬底上的栅氧化层上形成互 补型-金属-氧化物-娃(CMOS)晶体管的栅极； 形成暴露所述NVM晶体管的源极和漏极(S/D)区的掩模； 穿过所述掩模刻蚀所述电介质堆叠，W通过去除在所述NVM晶体管的S/D区中的所述阻 挡层和所述电荷俘获层的至少第一部分，使所述电介质堆叠变薄；w及 再氧化所述多晶娃栅极层； 在所述NVM晶体管和CMOS晶体管的栅极和所述衬底的表面之上沉积间隔层，W及各向 异性地干法刻蚀所述间隔层W形成邻近所述栅极的侧壁的间隔部；W及 形成包括暴露所述NVM晶体管的S/D区的开口的轻渗杂漏极化DD)掩模，W及穿过变薄 的电介质堆叠，将渗杂物注入到所述NVM晶体管的S/D区中W形成邻近所述NVM晶体管的栅 极的LDD。20.根据权利要求19所述的方法，其中，形成所述LDD掩模还包括暴露所述CMOS晶体管 的S/D区的开口，并且其中，注入渗杂物还包括穿过暴露所述CMOS晶体管的S/D区的运些开 口注入渗杂物W同时形成邻近所述CMOS晶体管的栅极的LDD。
【文档编号】H01L21/8238GK105981158SQ201480068500
【公开日】2016年9月28日
【申请日】2014年11月19日
【发明人】克里希纳斯瓦米·库马尔, 范卡特拉曼·普拉哈卡
【申请人】赛普拉斯半导体公司