半导体存储装置的制造方法
【专利摘要】本发明的实施方式提供一种能抑制信号的品质下降的半导体存储装置。实施方式的半导体存储装置具有：布线基板，包括第1至第3接合垫、具有电连接于第1接合垫的一端和另一端的第1布线、具有电连接于第2接合垫的一端和电连接于第1布线的另一端的另一端的第2布线、及具有电连接于第3接合垫的一端和电连接于第1布线的另一端与第2布线的另一端的连接部的另一端的第3布线；存储器，具有包括第1EEPROM芯片的第1存储器芯片积层部和包括第2EEPROM芯片的第2存储器芯片积层部；存储器控制器；及第1接合线至第3接合线。
【专利说明】半导体存储装置
[0001][交叉申请]
[0002]本申请享受以日本专利申请2015-52380号(申请日:2015年3月16日)作为基础申请的优先权。本申请通过参照此基础申请而包含该基础申请的全部内容。
技术领域
[0003]实施方式的发明涉及一种半导体存储装置。
【背景技术】
[0004]在作为半导体存储装置之一的、嵌入式多媒体卡(embedded Multi Media Card:eMMC)等控制器并入型存储器中，例如当写入时或读出时要求使存储器与存储器控制器之间的信号传输高速化。
[0005]eMMC等控制器并入型存储器具有存储器芯片积层体，该存储器芯片积层体包含设在布线基板上的多个存储器芯片。存储器芯片积层体是利用接合线等电连接于布线基板。所述半导体存储装置中，若存储器与存储器控制器之间使用的信号的传送速度提高，则有时会令信号品质下降。
【发明内容】
[0006]本发明的实施方式提供一种能抑制存储器与存储器控制器之间使用的信号的品质下降的半导体存储装置。
[0007]实施方式的半导体存储装置具备:布线基板，包括第I接合垫、第2接合垫、第3接合垫、具有电连接于第I接合垫的一端和另一端的第I布线、具有电连接于第2接合垫的一端和电连接于第I布线的另一端的另一端的第2布线、及具有电连接于第3接合垫的一端和电连接于第I布线的另一端与第2布线的另一端的连接部的另一端的第3布线;存储器，具有具备2个以上积层于布线基板上的第1EEPR0M芯片的第I存储器芯片积层部、和具备2个以上积层于第I存储器芯片积层部上的第2EEPR0M芯片的第2存储器芯片积层部;存储器控制器，搭载于布线基板上;第I接合线，使第I接合垫与第1EEPR0M芯片之间电连接;第2接合线，使第2接合垫与第2EEPR0M芯片之间电连接;及第3接合线，使第3接合垫与存储器控制器之间电连接。
【附图说明】
[0008]图1是表示半导体存储装置的构造例的截面示意图。
[0009]图2是用于说明半导体存储装置中的各构成要素的连接关系的示意图。
[0010]图3是表示布线层的一部分的分布例的平面示意图。
[0011 ]图4是表示半导体存储装置的等效电路的图。
[0012]图5是表示半导体存储装置的等效电路的图。
[0013]图6是表示数据选通信号的波形的示例的图。
[0014]图7是表示数据选通信号的波形的示例的图。
[0015]图8是表示读出时经由输入输出端子输入输出的信号的EYE图案的示例的图。
[0016]图9是表示读出时经由输入输出端子输入输出的信号的EYE图案的示例的图。
[0017]图10是表示半导体存储装置的另一构造例的截面示意图。
[0018]图11是表示半导体存储装置的另一构造例的截面示意图。
【具体实施方式】
[0019]以下，参照图式说明实施方式。另外，图式是示意性的，例如厚度与平面尺寸的关系、各层的厚度的比率等有时会与实际不同。而且，实施方式中，对于实质上相同的构成要素标注相同符号且省略说明。
[0020]图1是表示半导体存储装置的构造例的截面示意图，图2是用于说明半导体存储装置中的各构成要素的连接关系的示意图。半导体存储装置10具备布线基板1、存储器2、存储器控制器3、接合线4a至接合线4c、绝缘树脂层5及导电体6。
[0021]布线基板I具有第I面(图1中的布线基板I的上表面)和位于第I面相反侧的第2面(图1中的布线基板I的下表面)。进而，布线基板I包括绝缘层11、布线层12、布线层13、阻焊剂14、阻焊剂15及通孔16。
[0022]绝缘层11设于布线基板I的第I面与第2面之间。作为绝缘层11，可使用例如半导体基板、玻璃基板、陶瓷基板、或环氧玻璃等树脂基板等。
[0023]布线层12设于布线基板I的第I面。布线层12包括多个导电层，该等多个导电层至少含有接合垫121a至接合垫121c、和布线122a至布线122c。
[0024]接合垫121a至接合垫121c具有例如作为信号端子的功能。作为信号端子，可列举例如输入输出端子(1/0)、数据选通信号端子(DQS)等。进而，也可另外设置具有作为电源端子(VCC、VSS)、可读信号端子(RE)等端子的功能的垫。而且，也可针对各种信号分别设置接合垫121a至接合垫121c、及布线122a至布线122c。
[0025]电源端子是用于供给电源电压VCC、电源电压VSS的端子。输入输出端子是用于输入输出命令、地址、编程数据及读数据中的至少一种的端子。数据选通信号端子是用于输入输出数据选通信号的端子，该数据选通信号控制在存储器与存储器控制器之间进行数据收发的定时。作为数据选通信号，也可使用差动信号(DQS0、DQSZ0)。可读信号端子是用于指示读出动作等的状态引脚。作为可读信号，可使用差动信号(RE0、REZ0)。
[0026]如图2所示，布线122a具有电连接于接合垫121a的一端和另一端。布线122b具有电连接于接合垫121b的一端、和电连接于布线122a的另一端的另一端。布线122c具有电连接于接合垫121c的一端、和电连接于布线122a的另一端与布线122b的另一端的连接部的另一端。另外，将布线122a、布线122b与布线122c的连接处作为分叉点123。布线122b优选为具有与布线122a相同的长度。布线122c也可长于布线122a及布线122b。
[0027]图3是表示布线层12的一部分的分布例的平面图。图3中，接合垫121a及接合垫121b是以彼此相邻的方式配置。即，优选为，接合垫121a与接合垫121b之间不存在其他接合垫。由此，能抑制后述的因信号品质的下降引起的电容成分的影响。另外，未必限于图3所示的分布，也可例如使接合垫121a与接合垫121b配置于隔着存储器2而彼此分离的位置。
[0028]经由接合垫121c(未图示)而电连接于存储器控制器3的布线122c经由分叉点123而分叉为布线122a及布线122b这两个布线。此时，布线122a电连接于接合垫121a，布线122b电连接于接合垫121b。另外，布线122b的宽度优选为与布线122a相等。另外，所谓相等也包括例如存在误差等实质上相等的情况。
[0029]布线层13设于布线基板I的第2面。布线层13具有包含连接垫的多个导电层。连接垫具有作为用于形成导电体6的焊盘的功能。连接垫的表面被导电体6覆盖。
[0030]布线层12及布线层13包含例如铜、银、金或镍等。例如，也可通过利用电解镀敷法或无电解镀敷法等形成含有所述材料的镀敷膜，从而形成布线层12及布线层13。而且，也可使用导电膏而形成布线层12及布线层13。
[0031]阻焊剂14设于布线层12上，且具有使布线层12的一部分露出的开口部。阻焊剂15设于布线层13上，且具有使布线层13的一部分露出的开口部。作为阻焊剂14及阻焊剂15，可使用例如绝缘性树脂材料，例如可使用紫外线硬化型树脂或热硬化型树脂等。而且，例如可利用蚀刻等在阻焊剂14及阻焊剂15的一部分形成开口部。
[0032]通孔16贯穿于布线基板I。通孔16具有例如沿贯穿于绝缘层11的开口的内壁而设的导体层、和填充于导体层内侧的填孔材。开口可例如使用激光而形成。导体层包含铜、银、金或镍等。例如，也可通过利用电解镀敷法或无电解镀敷法等形成含有所述材料的镀敷膜从而形成导体层。而且，也可使用导电膏来形成导体层。也可使用与导体层相同的步骤形成接合垫121a至接合垫121c、及布线122a至布线122c中的一者或两者。填孔材可例如使用绝缘性材料或导电性材料而形成。另外，并不限于此，例如也可通过利用镀铜等而向开口内填充导电性材料来形成通孔16。
[0033]存储器2搭载于布线基板I的第I面。存储器2具有例如电可擦除只读存储器(Electrically Erasable Programmable Read-Only Memory:EEPR0M)等存储器芯片。图1及图2中，存储器2具有包括2个以上积层于布线基板I上的第1EEPR0M芯片21的第I存储器芯片积层部2a、和包括2个以上积层于第I存储器芯片积层部2a上的第2EEPR0M芯片22的第2存储器芯片积层部2b。
[0034]多个第1EEPR0M芯片21是以隔着粘片膜等粘接层而使一部分重叠的方式彼此粘接，多个第2EEPR0M芯片22是以隔着粘片膜等粘接层而使一部分重叠的方式彼此粘接。第2EEPR0M芯片22优选为数量与第1EEPR0M芯片21相同。另外，也可设置3个以上存储器芯片积层部。
[0035]多个第1EEPR0M芯片21可例如通过使用线接合而将设于各个第1EEPR0M芯片21的第I电极垫连接而实现电连接。多个第2EEPR0M芯片22可例如通过使用线接合而将设于各个第2EEPR0M芯片22的第2电极垫连接而实现电连接。
[0036]存储器2具有设于第I存储器芯片积层部2a与第2存储器芯片积层部2b之间的粘片膜等粘接层23。第2存储器芯片积层部2b是以隔着粘接层23而重叠于第I存储器芯片积层部2a的第I电极垫的方式积层。通过设置粘接层23，可防止接合线4a与第2EEPR0M芯片22接触。
[0037]存储器控制器3搭载于布线基板I的第I面，且经由布线基板I而电连接于存储器2。存储器控制器3控制对于存储器2的数据写入及数据读出等动作。存储器控制器3包含半导体芯片。
[0038]接合线4a使接合垫121a与第1EEPR0M芯片21之间电连接。接合线4b使接合垫121b与第2EEPR0M芯片22之间电连接。另外，图1中，接合线4b未电连接于接合线4a，且如图2所示电分离。接合线4c使接合垫121 c与存储器控制器3之间电连接。
[0039]作为接合线4a至接合线4c，可使用例如金、银、铜、铝等。另外，也可设置接合线4a至接合线4c以外的接合线。电连接于第I存储器芯片积层部2a的最上层的第1EEPR0M芯片21的接合线4a的一部分埋入至粘接层23。
[0040]绝缘树脂层5含有无机填充材(例如S12)，例如可使用将该无机填充材与有机树脂等混合而成的密封树脂且利用转移成型法、压缩成型法、射出成型法等成型法形成。
[0041]导电体6设于布线基板I的第2面。导电体6具有作为外部连接端子的功能。例如经由外部连接端子而将信号及电源电压等供给至存储器控制器3。此时，也可经由外部连接端子而将电源电压供给至存储器2。导电体6例如使用金、铜、焊料等形成。可使用例如锡-银系、锡-银-铜系的无铅焊料。而且，也可使用多个金属材料的积层来形成导电体6。另外，图1中是使用导电珠形成导电体6，但也可使用凸块形成导电体6。
[0042]本实施方式的半导体存储装置中，将构成存储器的多个存储器芯片分成2个以上群组。而且，针对存储器与存储器控制器之间使用的各信号分别设置多个接合垫，使多个接合垫各自分别电连接于群组中的存储器芯片。进而，使传输各信号的布线的一端根据多个接合垫的数量而分叉，使分叉端各自电连接于对应的接合垫，使另一端电连接于存储器控制器。
[0043]此处，参照图4至图9对存储器和存储器控制器的连接构成、与信号品质下降的关系进行说明。图4及图5是读出时半导体存储装置的等效电路图。图6及图7是表示数据选通信号的波形的示例的图。图8及图9是表示读出时经由输入输出端子而输入输出的信号的EYE图案的示例的图。
[0044]首先，作为比较例，构成为未针对各信号分别设置所述多个接合垫的半导体存储装置10中，当读出时由图4所示的等效电路表示。图4中，使存储器2与存储器控制器3之间电连接的布线122x具有电感成分L。存储器2具有电阻成分R和电容成分Cl。存储器控制器3具有电容成分C3。
[0045]此时，由电感成分L及电容成分C3产生串联共振。进而，在相邻的多个布线之间产生电容成分CO。当已产生电容成分CO时，不仅产生串联共振而且还产生并联共振。若产生串联共振及并联共振这两者，则如图6所示，例如在数据选通信号等信号波形产生噪音30，信号波形容易成为阶梯状。
[0046]而且，电容成分Cl的值远大于电容成分C3，因此输入输出至输入输出端子的信号容易产生振铃。例如，如图8所示，读出时经由输入输出端子而输入输出的信号的偏差变大，EYE图案40损坏。存储器2与存储器控制器3之间的传送速度越高则所述现象越显著。对此，要求即便在例如250Mbps以上、具体为266Mbps左右的高速传送速度下，信号的品质也不会下降。
[0047]本实施方式的半导体存储装置由图5所示的等效电路表示。图5中，布线122a具有电感成分LI，布线122b具有电感成分L2，布线122c具有电感成分L3。存储器芯片积层部2a具有电阻成分R和多个第1EEPR0M芯片21的电容成分Cla。存储器芯片积层部2b具有多个第2EEPR0M芯片22的电容成分Clb。存储器控制器3具有电容成分C3。
[0048]图5所示的等效电路中，优选为，令使用LI及Cla表示的LC电路的共振频率(1ΛΓ(LI XCIa))与使用L2及CIb表示的LC电路的共振频率(IAT(L2 XClb))相等。即，优选为，使LI和Cla的乘积与L2和Clb的乘积相等。如图1所示，当第I存储器芯片积层部2a与第2存储器芯片积层部2b包含种类相同且数量相同的存储器芯片时，可通过例如使布线122a的长度(从接合垫121a至分叉点123为止的布线122a的长度)与布线122b(从接合垫121b至分叉点123为止的布线122b的长度)的长度相等，从而容易使LI和Cla的乘积与L2和Clb的乘积相等。
[0049]利用所述构成，能消除流过布线122a及布线122b中的一者的电流与流过其中另一者的电流之间的磁场，抑制并联共振。因此，如图7所示，能抑制噪音30的产生。
[0050]而且，因电容成分Cl被分为多个电容成分Cla及电容成分Clb，所以对于布线的负载电容减少，从而能抑制信号的振铃。因此，例如，如图9所示，读出时经由输入输出端子而输入输出的信号的偏差变小，能抑制EYE图案40的损坏。
[0051]另外，当写入时，优选为，令使用LI及Cla表示的LC电路的共振频率(1AT(L1X(:13))或使用1^及(:113表示的^:电路的共振频率(1/入(1^\(:113))、与使用1^及03表示的^:电路的共振频率(1AT(L3XC3))相等。即，优选为，使LI和Cla的乘积或L2和Clb的乘积、与L3和C3的乘积相等。由此，能抑制并联共振。因此，能抑制噪音30的产生。而且，通过与图5同样地使电容成分Cl分为电容成分C Ia与电容成分Clb，能减少对于一个信号布线的负载电容，因此，能抑制信号的振铃。因此，能减小读出时经由输入输出端子而输入输出的信号的偏差。
[0052]另外，布线基板I的构造并不限于参照图1至图3说明的构造。半导体存储装置的另一构造例示于图10及图11。图10及图11是表示半导体存储装置的另一构造例的截面示意图。
[0053]图10所示的半导体存储装置10与图1所示的半导体存储装置10相比，不同之处至少在于:多个第2EEPR0M芯片22以阶梯状积层于第I存储器芯片积层部2a上。另外，关于与图1所示的半导体存储装置10相同的部分，可适当沿用图1的说明。
[0054]图10中，也可不设置粘接层23。而且，接合垫121a及接合垫121b也可与图3同样地彼此相邻。
[0055]图11所示的半导体存储装置10与图10所示的半导体存储装置10相比，不同之处至少在于:第2存储器芯片积层部2b与布线基板I的连接位置、即接合垫121b的位置。另外，关于与图1及图10所示的半导体存储装置10相同的部分，可适当使用图1的说明。
[0056]图10中，接合垫121b设于与具有接合垫121a的垫部不同的位置。例如，也可将接合垫121a设于第I垫部，将接合垫121b设于隔着存储器2而与第I垫部相离的第2垫部。
[0057]图10及图11所示的构造中，也可通过以所述方式调整LI和Cla的乘积、L2和Clb的乘积、及L3和C3的乘积，来抑制信号的振铃或噪音，从而抑制信号品质的下降。
[0058]另外，本实施方式是作为示例而提出，并非旨在限制发明范围。这些新颖的实施方式可以其他多种形态实施，可在不脱离发明宗旨的范围内进行多种省略、置换、变更。这些实施方式及其变形属于发明范围或宗旨，且属于权利要求中记载的发明及与其等价的范围内。
[0059][符号的说明]
[0060]I 布线基板[0061 ] 2 存储器
[0062]2a 存储器芯片积层部
[0063]2b 存储器芯片积层部
[0064]3 存储器控制器
[0065]4a 接合线
[0066]4b 接合线
[0067]4c 接合线
[0068]5 绝缘树脂层
[0069]6 导电体
[0070]10 半导体存储装置
[0071]11 绝缘层
[0072]12 布线层
[0073]121a 接合垫
[0074]121b 接合垫
[0075]121c 接合垫
[0076]121x 布线
[0077]122a 布线
[0078]122b 布线
[0079]122c 布线
[0080]122x 布线
[0081]123分叉点
[0082]13 布线层
[0083]14 阻焊剂
[0084]15 阻焊剂
[0085]16 通孔
[0086]21 芯片
[0087]22 芯片
[0088]23 粘接层
[0089]30 噪音
[0090]40 EYE 图案
【主权项】
1.一种半导体存储装置，其特征在于具备: 布线基板，包括第I接合垫、第2接合垫、第3接合垫、具有电连接于所述第I接合垫的一端和另一端的第I布线、具有电连接于所述第2接合垫的一端和电连接于所述第I布线的另一端的另一端的第2布线、及具有电连接于所述第3接合垫的一端和电连接于所述第I布线的另一端与所述第2布线的另一端的连接部的另一端的第3布线； 存储器，具有具备2个以上积层于所述布线基板上的第1EEPR0M芯片的第I存储器芯片积层部、和具备2个以上积层于所述第I存储器芯片积层部上的第2EEPR0M芯片的第2存储器芯片积层部； 存储器控制器，搭载于所述布线基板上； 第I接合线，使所述第I接合垫与所述第1EEPR0M芯片之间电连接； 第2接合线，使所述第2接合垫与所述第2EEPR0M芯片之间电连接;及 第3接合线，使所述第3接合垫与所述存储器控制器之间电连接。2.根据权利要求1所述的半导体存储装置，其特征在于: 所述第I布线具有第I电感成分， 所述第2布线具有第2电感成分， 所述第3布线具有第3电感成分， 2个以上的所述第1EEPR0M芯片具有第I电容成分， 2个以上的所述第2EEPR0M芯片具有第2电容成分， 所述存储器控制器具有第3电容成分， 所述第2电感成分和所述第2电容成分的乘积等于所述第I电感成分和所述第I电容成分的乘积，或是所述第I电感成分和所述第I电容成分的乘积或所述第2电感成分和所述第2电容成分的乘积等于所述第3电感成分和所述第3电容成分的乘积。3.根据权利要求2所述的半导体存储装置，其特征在于:所述第2布线具有与所述第I布线相等的长度。4.根据权利要求1至权利要求3中任一项所述的半导体存储装置，其特征在于:所述第2接合垫是以邻接于所述第I接合垫的方式设置。5.根据权利要求1至权利要求3中任一项所述的半导体存储装置，其特征在于:所述第I接合垫至所述第3接合垫具有作为命令、地址、编程数据及读数据中的至少一个信号的输入输出端子或数据选通信号端子的功能。
【文档编号】H01L23/12GK105990259SQ201510996104
【公开日】2016年10月5日
【申请日】2015年12月25日
【发明人】谷本亮, 铃谷信人, 神山洋平, 太田邦夫
【申请人】株式会社东芝