半导体器件的制作方法

半导体器件的制作方法
【专利摘要】本发明提供一种半导体器件，本发明的课题在于提供适用了FinFET的延迟电路。半导体器件具有第一反相器和与其串联连接的第二反相器。第一及第二反相器分别具有p沟道型晶体管和n沟道型晶体管。构成第二反相器的p沟道型晶体管和n沟道型晶体管的活性区域的突起半导体层的个数分别比构成第一反相器的p沟道型晶体管和n沟道型晶体管的活性区域的突起半导体层的个数少。
【专利说明】
半导体器件
技术领域
[0001]本发明涉及半导体器件，能够适用于例如FinFET的延迟用反相器电路。
【背景技术】
[0002]提出了一种场效应晶体管(以下称为鳍片式场效应晶体管，简写为FinFET)，其以抑制伴随微型化而产生的短沟道效应等为目的，具有从衬底平面向上方突出的突起半导体层，至少在该突起半导体层的与衬底平面大致垂直的两平面(两侧面)形成沟道区域(例如，国际公开2006/132172号)AinFET成为在二维的衬底上建立三维的构造的形状，若衬底面积相同，则与平面的晶体管相比栅极体积变得更大。由于构成为栅极“包裹”沟道的构造，所以栅极的沟道控制性高，大幅度削减了在器件截止状态时的漏电流。由此，能够设定低的阈值电压，能够得到最佳的开关速度和耗电量。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1:国际公开2006/132172号说明书

【发明内容】

[0006]本发明的课题是提供适于FinFET的延迟电路。
[0007]简单地说明本发明的代表性的结构的概要如下所述。
[0008]S卩，半导体器件具有第一反相器和与其串联连接的第二反相器。第一及第二反相器分别具有P沟道型晶体管和η沟道型晶体管。构成第二反相器的P沟道型晶体管和η沟道型晶体管的活性区域的突起半导体层的个数分别比构成第一反相器的P沟道型晶体管和η沟道型晶体管的活性区域的突起半导体层的个数少。
[0009]发明效果
[0010]根据上述半导体器件，能够构成恰当的延迟电路。
【附图说明】
[0011]图1A是用于说明实施例1的半导体器件的俯视图。
[0012]图1B是用于说明实施例1的半导体器件的电路图。
[0013]图2是用于说明实施例2的半导体器件的俯视图。
[0014]图3Α是用于说明实施例3的半导体器件的俯视图。
[0015]图3Β是用于说明实施例3的半导体器件的电路图。
[0016]图4Α是用于说明实施例4的半导体器件的俯视图。
[0017]图4Β是放大图4Α的一部分的俯视图。
[0018]图5Α是沿图4Β的A’-Α”线的剖视图。
[0019]图5Β是沿图4Β的B’-B”线的剖视图。
[0020]图5C是沿图4Β的C’ -C"线的剖视图。
[0021]图?是沿图4B的D’ -D”线的剖视图。
[0022]图5E是沿图4B的E’-E”线的剖视图。
[0023]图5F是沿图4B的F’-F”线的剖视图。
[0024]图6A是用于说明实施例5的半导体器件的俯视图。
[0025]图6B是放大图6A的一部分的俯视图。
[0026]图7A是用于说明实施例6的半导体器件的俯视图。
[0027]图7B是放大图7A的一部分的俯视图。
[0028]图8是沿图7B的G，-G”线的剖视图。
[0029]图9A是用于说明实施例7的半导体器件的俯视图。
[0030]图9B是放大图9A的一部分的俯视图。
[0031]图1OA是沿图9B的H’ -H”线的剖视图。
[0032]图1OB是沿图9B的I’-1”线的剖视图。
[0033]图1OC是沿图9B的J’-J”线的剖视图。
[0034]图1lA是用于说明实施例8的半导体器件的俯视图。
[0035]图1IB是放大图1IA的一部分的俯视图。
[0036]图12A是沿图1IB的K’-K”线的剖视图。
[0037]图12B是沿图11B的L’ -L”线的剖视图。
[0038]图12C是沿图1IB的Μ’ -M”线的剖视图。
[0039]图13是用于说明实施方式的半导体器件的俯视图。
[0040]其中，附图标记说明如下:
[0041 ]100半导体器件
[0042]HO第一反相器
[0043]Illp第一P沟道型晶体管
[0044]Illn第一η沟道型晶体管
[0045]12ρ第一活性区域
[0046]12η第二活性区域
[0047]13第一栅电极
[0048]13d虚设栅电极
[0049]14dp第二局部连接布线
[0050]14dn第四局部连接布线[0051 ]14sp第一局部连接布线
[0052]14sn第三局部连接布线
[0053]15g、15dp、15sn、15sp、15sn 连接柱
[0054]16i输入用金属布线
[0055]161连接用金属布线
[0056]16ο输出用金属布线
[0057]16vd第一电源用金属布线
[0058]16vs第二电源用金属布线
[0059]120第二反相器[ΟΟ?Ο]121ρ第二ρ沟道型晶体管
[0061 ]121η第二η沟道型晶体管
[0062]42ρ第三活性区域
[0063]42η第四活性区域
[0064]43第二栅电极
[0065]44dp第六局部连接布线[ΟΟ??]44dn第八局部连接布线
[0067]44sp第五局部连接布线
[0068]44sn第七局部连接布线
[0069]45g、45dp、45sn、45sp、45sn 连接柱[00"70]46i输入用金属布线
[0071]46ο输出用金属布线
【具体实施方式】
[0072]以下，使用附图对实施方式及实施例进行说明。在此，在以下的说明中，对同一构成要素标注同一附图标记并省略重复的说明。此外，附图为了进一步明确说明内容，与实际相比，有时示意性地表示各部件的宽度、厚度、形状等，但只不过是一例，不限定本发明的解释。
[0073]<实施方式>
[0074]首先，使用图13对实施方式的半导体器件进行说明。图13是表示实施方式的半导体器件的俯视图。
[0075]实施方式的半导体器件100具有第一反相器110和与第一反相器110串联连接的第二反相器120。
[0076]第一反相器110具有第一ρ沟道型晶体管Illp和第一 η沟道型晶体管111η。第二反相器120具有第二 ρ沟道型晶体管121ρ和第二 η沟道型晶体管121η。
[0077]第一ρ沟道型晶体管Illp具有第一活性区域12ρ、第一栅电极13、第一局部连接布线14sp和第二局部连接布线14dp。第一活性区域12ρ由突起半导体层构成，沿第一方向(X方向)延伸。第一栅电极13沿第二方向(Y方向)延伸。第二局部连接布线14sn沿第二方向延伸，并与第一活性区域的漏极侧连接。
[0078]第一η沟道型晶体管Illn具有第二活性区域12η、第一栅电极13、第三局部连接布线14sn和第四局部连接布线14dn。第二活性区域12η由突起半导体层构成，沿第一方向延伸。第三局部连接布线14sn沿第二方向延伸，并与第二活性区域12η的源极侧连接。第四局部连接布线14dn沿第二方向延伸，并与第二活性区域12η的漏极侧连接。
[0079]第二ρ沟道型晶体管121ρ具有第三活性区域42ρ、第二栅电极43、第五局部连接布线44sp和第六局部连接布线44dp。第三活性区域42ρ由突起半导体层构成，并沿第一方向延伸。第二栅电极43沿第二方向延伸。第五局部连接布线44sp沿第二方向延伸，并与第三活性区域42p的源极侧连接。第六局部连接布线44dp沿第二方向延伸，并与第三活性区域42p的漏极侧连接。
[0080]第二η沟道型晶体管121η具有第四活性区域42η、第二栅电极43、第七局部连接布线44sn和第八局部连接布线44dn。第四活性区域42η由突起半导体层构成，并沿第一方向延伸。第七局部连接布线44sn沿上述第二方向延伸，并与上述第四活性区域42η的源极侧连接。第八局部连接布线44dn沿第二方向延伸，并与第四活性区域42η的漏极侧连接。
[0081 ]第三活性区域42ρ的数量比第一活性区域12ρ的数量少，第四活性区域42η的数量比第二活性区域12η的数量少。
[0082]根据实施方式，能够由第一反相器和第二反相器构成延迟电路。
[0083]实施例1
[0084]使用图1A及图1B对实施例1的半导体器件进行说明。图1A是表示实施例1的半导体器件的结构的俯视图。图1B是实施例1的半导体器件的电路图。
[0085]实施例1的半导体器件100Α是由FinFET的反相器电路构成的延迟电路(缓冲器)。半导体器件100Α形成在娃(Si)等的一个半导体衬底上，例如，以16nm以下的工艺进行制造。
[0086]如图1B所示，半导体器件100A是通过串联连接两级反相器来构成的。后级(输出侦D的反相器(第一反相器HO的ρ沟道型晶体管(第一 ρ沟道型晶体管)llp具有4个活性区域(第一活性区域)12p和与它们交叉的栅电极(第一栅电极)13。另外，ρ沟道型晶体管Ilp具有:连接源极侧的4个活性区域并与第一电源用金属布线16vd连接的局部互连器(localinterconnector，称为LIC或局部连接布线)14sp;以及连接漏极侧的4个活性区域的LIC(第二局部连接布线)14dp。活性区域12p由Fin(鳍片)构造的半导体层(突起半导体层)构成。由于突起半导体层的在俯视时的宽度窄，所以不能设置用于与上层的金属布线连接的连接柱，因此设置LIG4个活性区域12p分别在俯视时呈条状地沿X方向延伸。栅电极13、LIC(第一局部连接布线)14sp、LIC14dp分别在俯视时呈条状地沿Y方向延伸。条状是指，基本上细长的长方形，但长边及短边不一定必须是直线状，四角也不一定必须是直角，有时也带有圆角。反相器10的η沟道型晶体管(第一 η沟道型晶体管)lln具有4个活性区域(第二活性区域)12η和与它们交叉的栅电极13。另外，η沟道型晶体管Iln具有:连接源极侧的4个活性区域并与第二电源用金属布线16vs连接的LIC(第三局部连接布线)14sn;以及连接漏极侧的4个活性区域的LIC(第四局部连接布线)14dn。活性区域12η由突起半导体层构成。4个活性区域12η分别在俯视时呈条状地沿X方向延伸。栅电极13和输入用金属布线16i通过连接柱15g连接，LIC14dp和输出用金属布线16ο通过连接柱15dp连接，LIC14dn和输出用金属布线16ο通过连接柱15dn连接，ρ沟道型晶体管I Ip和η沟道型晶体管I In被连接。活性区域12ρ的数量不限于4个，只要比活性区域22ρ的数量多即可。另外，活性区域12η的数量也不限于4个，只要比活性区域22η的数量多即可。活性区域22ρ的数量不限于I个，只要比活性区域12ρ的数量少即可。活性区域22η的数量不限于I个，只要比活性区域12η的数量少即可。
[0087]前级(输入侧)的反相器(第二反相器)20的ρ沟道型晶体管(第二ρ沟道型晶体管)21ρ具有由突起半导体层构成的活性区域(第三活性区域)22ρ和与其交叉的栅电极(第二栅电极)23。另外，ρ沟道型晶体管21ρ具有:连接活性区域22ρ的源极侧和第一电源用金属布线16vd的LIC(第五局部连接布线)24sp;以及连接活性区域22ρ的漏极侧和输出用金属布线26ο的LIC(第六局部连接布线)24dp。活性区域22ρ在俯视时呈条状地沿X方向延伸。栅电极23、LIC24sp、LIC24dp分别在俯视时呈条状地沿Y方向延伸。反相器20的η沟道型晶体管(第二 η沟道型晶体管)21η具有由突起半导体层构成的活性区域(第四活性区域)22η和与其交叉的栅电极23。另外，η沟道型晶体管21η具有:连接活性区域22η的源极侧和第二电源用金属布线16vs的LIC(第七局部连接布线)24sn;以及连接活性区域22η的漏极侧和输出用金属布线26ο的LIC(第八局部连接布线)24dn。活性区域22η在俯视时呈条状地沿X方向延伸。栅电极23和输入用金属布线26i通过连接柱25g连接，LIC24dp和输出用金属布线26ο通过连接柱25dp连接，LIC24dn和输出用金属布线26ο通过连接柱25dn连接，ρ沟道型晶体管21ρ和η沟道型晶体管21η被连接。输出用金属布线26ο和输入用金属布线16i由连接用金属布线161连接，反相器20和反相器10被连接。输出用金属布线26ο在俯视时呈条状地沿Y方向延伸。此夕卜，在半导体器件10A中具有与栅电极13相同尺寸的同层的虚设栅电极13d。虚设栅电极13d是为了栅电极层的密度的均匀化而设置的。向第一电源用金属布线16vd提供比第二电源用金属布线16vs高的电位。
[0088]ρ沟道型晶体管21p及η沟道型晶体管21η分别具有I个扩散区域，ρ沟道型晶体管Ilp及η沟道型晶体管Iln分别具有4个活性区域。这里，在将形成活性区域的突起半导体层的高度(鳍片高度)设为Hfin，将突起半导体层的宽度(鳍片宽度)设为ffFIN，将ρ沟道型晶体管21p及η沟道型晶体管21η的栅极宽度设为Wg2，将ρ沟道型晶体管I Ip及η沟道型晶体管I In的栅极宽度设为Wgl时，
[0089]Wg2 = 2XHFiN+ffFiN(I)
[0090]另外，
[0091]WgI = 4X (2 XHfin+Wfin) = 4XWg2 (2)
[0092]在将ρ沟道型晶体管21p及η沟道型晶体管21η的栅极长(栅电极23的宽度)设为Lg2，将ρ沟道型晶体管Ilp及η沟道型晶体管Iln的栅极宽度(栅电极13的宽度)设为Lgl时，
[0093]ffgl/Lgl =4 Xffg2/Lgl
[0094]=4Xffg2/Lg2
[0095]>Wg2/Lg2(3)
[0096]这里，Lgl=Lg2。即，p沟道型晶体管21p及n沟道型晶体管21n的栅极宽度与栅极长度之比(Wg2/Lg2)变得比ρ沟道型晶体管Ilp及η沟道型晶体管Iln的栅极宽度与栅极长度之比(Wgl/Lgl)小。
[0097]将活性区域12p的在俯视时的宽度(Wfin)设为dl，将相邻的活性区域12p间的在俯视时的距离设为d2。将最接近η沟道型晶体管Iln—侧的活性区域12p的端部与LICHdp的η沟道型晶体管Iln侧的端部之间的在俯视时的距离设为d3，将最接近第一电源用金属布线16vd—侧的活性区域12p的端部与LIC14dp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d4。将最接近η沟道型晶体管Iln—侧的活性区域12p的端部与LIC14sp的η沟道型晶体管Iln侧的端部之间的在俯视时的距离设为d3，将最接近第一电源用金属布线16vd—侧的活性区域12p的端部与LIC14sp的第一电源用金属布线16vd侧的端部之间的俯视时的距离设为d5。
[0098]将活性区域12n的在俯视时的宽度设为dI，将相邻的活性区域12n间的在俯视时的距离设为d2。将最接近ρ沟道型晶体管Ilp—侧的活性区域12η的端部和LICHdn的ρ沟道型晶体管Ilp侧的端部之间的在俯视时的距离设为d3，将最接近第二电源用金属布线16vs—侧的活性区域12η的端部和LICHdn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d4。将最接近ρ沟道型晶体管Ilp—侧的活性区域12η的端部和LICHsn的ρ沟道型晶体管Ilp侧的端部之间的在俯视时的距离设为d3，将最接近第二电源用金属布线16vs一侧的活性区域12η的端部和LIC14sn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d5。
[0099]将活性区域22p的在俯视时的宽度设为dl，将活性区域22p的端部和LIC24dp的η沟道型晶体管Iln侧的端部之间的在俯视时的距离设为d6，将活性区域22ρ的端部和LIC24dp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d7。将活性区域22p的端部和LIC24sp的η沟道型晶体管21η侧的端部之间的在俯视时的距离设为d8，将活性区域22p的端部和LIC24sp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d9。
[0100]将活性区域22η的在俯视时的宽度设为dl，将活性区域22η的端部和LIC24dn的P沟道型晶体管Ilp侧的端部之间的在俯视时的距离设为d6，将活性区域22η的端部和LIC24dn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d7。活性区域22η的端部和LIC24sn的ρ沟道型晶体管21ρ侧的端部之间的在俯视时的距离设为d8，将活性区域22η的端部和LIC24sn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d9。
[0101]将LIC14dp的端部和LIC14dn的端部之间的间隔设为d1，将LICHsp的端部和LICHsn的端部之间的间隔设为dlO。
[0102]活性区域22p与最接近第一电源用金属布线16vd—侧的活性区域12p配置在沿X方向的同一线上，活性区域22η与最接近第二电源用金属布线16vs—侧的活性区域12η配置在沿X方向的同一线上，并具有以下关系。
[0103]LIC24dp 的长度= d7+dl+d6(4)
[0104]LIC14dp 的长度= d4+dl+(N-l)(dl+d2)+d3 (5)
[0105]LIC24sp 的长度= d9+dl+d8(6)
[0106]LIC14sp 的长度= d5+dl+(N-l)(dl+d2)+d3 (7)
[0107]d3 = (dl+d2)/4(8)
[0108]这里，N是p沟道型晶体管llp、n沟道型晶体管Iln的活性区域的数量，在半导体器件100A中，N=4。另外，在半导体器件100A中，
[0109]d6 = d3、d7 = d4、d8 = d3、d9 = d4。
[0110]此外，例如，dl为10nm、d2为40nm左右的大小。
[0111]在将栅极节距(栅电极间距离+栅极长)设为dll时，具有以下关系。这里，例如，dll为90nm左右的大小。
[0112]Lsl = 2Xdll(9)
[0113]Lgl < Wlic <dl 1/2(10)
[0114]半导体器件10A是将两级反相器串联连接而成的延迟电路(缓冲器)的例子。是为了进一步制造延迟时间而将前级的反相器的活性区域(突起半导体层的个数)设成最小的例子。前级的反相器和后级的反相器中的突起半导体层的个数差越大，则对后级的反相器进行充放电越花费时间，因此能够进一步增加延迟时间。另外，后级的反相器的突起半导体的个数优选使用能够配置的最大数量。由此，能够使延迟电路的输出信号稳定。在减小延迟时间的情况下，只要使前级的反相器的活性区域(突起半导体层的个数)增加即可。
[0115]实施例2
[0116]以下，使用图2针对与半导体器件100A相比使延迟时间增加的实施例2的半导体器件进行说明。图2是表示实施例2的半导体器件的结构的俯视图。
[0117]与图1B所示的实施例1的半导体器件10A同样地，实施例2的半导体器件10B是串联连接2级反相器而构成的。半导体器件IB的后级(输出侧)的反相器10是与半导体器件100A的输出侧的反相器同样的结构，半导体器件100B的前级(输入侧)的反相器30是与半导体器件100A的反相器20不同的结构。此外，在图2中，省略了第一电源用金属布线16vd、与其连接的连接柱15sp、25sp、第二电源用金属布线16vs和与其连接的连接柱15sn、25sn。
[0118]ρ沟道型晶体管31p及η沟道型晶体管31η的栅极宽度(Wg2)分别与实施例1的ρ沟道型晶体管21p及η沟道型晶体管21η的栅极宽度(Wg2)相同，但栅电极33的栅极长(Lg2)设为比Lgl大而使延迟时间增大。
[0119]为了面积效率好地增加延迟时间，相对于最小加工规则使栅极长变粗地进行布局，但仅增大X方向单元尺寸变大的量。在将反相器10的X方向上的单元尺寸设为Lsl，将反相器30的X方向上的单元尺寸设为Ls2时，成为Ls2>Lsl。另外，在同一单元内使用栅极长不同的晶体管的情况下，各个晶体管还可能呈现不同的特性，可能导致延迟时间的偏差产生。
[0120]实施例3
[0121]以下，使用图3A及图3B对实施例3的半导体器件进行说明，作为实施例3的问题的解决方法而使用同一栅极长的晶体管。图3A是表示实施例3的半导体器件的结构的俯视图。图3B是实施例3的半导体器件的电路图。
[0122]如图3B所示，实施例3的半导体器件100C是串联连接四级反相器而构成的。输出侧的反相器10与半导体器件100A同样。输入侧的三级的反相器20与半导体器件100A同样。反相器10、20的X方向的单元尺寸分别为Lsl，从而半导体器件100C的单元尺寸为4 XLslt^b夕卜，在图3A中，省略了第一电源用金属布线16vd、与其连接的连接柱15sp、25sp、第二电源用金属布线16vs和与其连接的连接柱15sn、25sn。在半导体器件100C中，为了增加延迟时间，需要大量的晶体管，X方向上的单元尺寸增大。
[0123]实施例4
[0124]以下，使用图4A、图4B、图5A至图5F针对作为实施例2、3的问题的解决方法而使用长的LIC的实施例4的半导体器件进行说明。图4A是表示实施例4的半导体器件的结构的俯视图。图4B是放大了图4A的一部分的俯视图。图5A是沿图4B的A ’ -A”线的剖视图。图5B是沿图4B的B’-B”线的剖视图。图5C是沿图4B的C’-C”线的剖视图。图5D是沿图4B的D’-D”线的剖视图。图5E是沿图4B的E’-E”线的剖视图。图5F是沿图4B的F’-Γ线的剖视图。
[0125]与图1B所示的实施例1的半导体器件100A同样地，实施例4的半导体器件100D是串联连接两级反相器而构成的。半导体器件100D的后级(输出侧)的反相器10是与半导体器件100A的反相器同样的结构，半导体器件100D的前级(输入侧)的反相器(第二反相器)40与半导体器件100A的反相器20除了LIC44dp、44dn的长度、输出用金属布线46ο的长度和连接柱45dp、45dn的位置不同以外，其他基本相同。
[0126]将活性区域42p的在俯视时的宽度设为dl，将活性区域42p的端部和LIC44dp的η沟道型晶体管(第二 η沟道型晶体管)41η侧的端部之间的在俯视时的距离设为d6，将活性区域42p的端部和LIC44dp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d7。将活性区域42p的端部和LIC44sp的η沟道型晶体管41η侧的端部之间的在俯视时的距离设为d8，将活性区域42ρ的端部和LIC44sp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d9。
[0127]将活性区域42η的在俯视时的宽度设为dl，将活性区域42η的端部和LIC44dn的ρ沟道型晶体管41p侧的端部之间的在俯视时的距离设为d6，将活性区域42η的端部和LIC44dn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d7。将活性区域42η的端部和LIC44sn的ρ沟道型晶体管(第二 ρ沟道型晶体管)41ρ侧的端部之间的在俯视时的距离设为d8，将活性区域42η的端部和LIC44sn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d9。
[0128]活性区域42p与最接近第一电源用金属布线16vd—侧的活性区域12p配置在沿X方向的同一线上，活性区域42η与最接近第二电源用金属布线16vs—侧的活性区域12η配置在沿X方向的同一线上，并具有式⑷?(10)的关系。这里，在半导体器件100D中，d7 = d4、d9 =d5，LIC14dp的长度和LIC44dp的长度相同，LIC14sp的长度和LIC44sp的长度相同，LIC14dn的长度和LIC44dn的长度相同，LIC14sn的长度和LIC44sn的长度相同，从而具有下述关系。
[0129]d6 = (N-l)(dl+d2)+d3 (11)
[0130]d8 = (N-l)(dl+d2)+d3 (12)
[0131]S卩，在半导体器件10D中，N = 4，从而d6比d3长，d8比d3长，变得比半导体器件10A的相应部分的长度长。
[0132]此外，活性区域12p的数量不限于4个，只要比活性区域42p的数量多即可。另外，活性区域12η的数量也不限于4个，只要比活性区域42η的数量多即可。活性区域42p的数量不限于I个，只要比活性区域12p的数量少即可。活性区域42η的数量不限于I个，只要比活性区域12η的数量少即可。
[0133]图4Β是半导体器件100D的输入侧的反相器40的η沟道型晶体管41η部分的俯视图，使用图5A-5F针对该部分的构造进行说明。此外，输入侧的反相器40的ρ沟道型晶体管41ρ、输出侧的反相器10的η沟道型晶体管11η、ρ沟道型晶体管Ilp也是同样的构造，从而省略说明。
[0134]如图5A、5D、5E、5F所示，作为半导体层的活性区域42η是以其一部分从半导体衬底I突破绝缘膜2而在绝缘膜2上突出的方式形成的。换言之，在活性区域42η周围的半导体衬底I上形成有形成元件隔离区域的绝缘膜2。如图f5D所示，与活性区域42η的两侧面及上表面接触地形成有栅极绝缘膜3。在将与栅极绝缘膜3接触的活性区域42η的高度设为Hfin、宽度设为Wfin时，Hfin> WiFiN。例如，Hfin为30nm、WFiN为10]11]1左右的大小。如图54、!50所不，与棚■极绝缘膜3的上表面及侧面接触地形成有栅电极43、13，另外，如图5B、5C所示，在绝缘膜2的上方也形成有栅电极43。如图5A-5C所示，在栅电极43延伸的方向的两侧面形成有由绝缘膜构成的侧壁4。如图5A-5F所示，在活性区域42η、绝缘膜2、栅电极43、侧壁4的上方形成有层间绝缘膜5。
[0135]如图5A、5B、5C、5F所示，在源极及漏极侧的活性区域42η的上表面及侧面、绝缘膜2的上方形成有由第一金属膜构成的LIC44sn、44dn。由此，LIC44sn与源极侧的活性区域42η连接，LIC44dn与漏极侧的活性区域42η连接。第一金属膜为例如钨(W)。
[0136]如图5A-5F所示，在层间绝缘膜5、LIC44sn、44dn的上方形成有层间绝缘膜6。如图5C、5F所示，在LIC44dn的上方形成有由第二金属膜构成的连接柱45dn。由此，LIC44dn和连接柱45dn被连接，LIC44sn和连接柱45sn被连接。
[0137]如图5A-5F所示，在层间绝缘膜6、连接柱45dn的上方形成有层间绝缘膜7。如图5C-5F所示，在连接柱45dn、层间绝缘膜6的上方形成有由第三金属膜构成的输出用金属布线46ο、第二电源用金属布线16vs。由此，连接柱45dn和输出用金属布线46ο被连接，连接柱45sn和第二电源用金属布线16vs被连接。第三金属膜为例如铜(Cu)。
[0138]半导体器件10D是串联连接了两级反相器的缓冲器的例子。是为了进一步制造延迟时间而将前级反相器的活性区域(突起半导体层的个数)设为最小的例子。输入侧的反相器的LIC的与栅电极的并行之处不仅位于突起半导体层的上方，还延伸到没有突起半导体层之处。在栅电极和LIC的并行之处存在寄生电容Cpe，从而只要延长并行距离就能够增加寄生电容，不用如实施例2那样地改变栅极长度或如实施例3那样地增加反相器连接数，能够利用同一单元面积增加延迟时间。与LIC仅位于突起半导体层的上方的情况相比，输入侧的反相器的电容成为2倍。由此，在将LIC仅位于突起半导体层的上方的情况下的输入侧的反相器的延迟时间设为Ta时，本实施例的输入侧的反相器的延迟时间成为2XTa。因此，在将输出侧的反相器的延迟时间设为Tb时，利用反相器两级的延迟时间成为2 XTa+Tb，能够以同一面积制造Ta量的延迟时间。由于输入侧的反相器的Fin个数少，所以Ta>Tb，通过使用实施例4的布局，使Ta量的延迟时间增加1.5倍以上。
[0139]同时，与实施例3相比，晶体管数少，从而漏电流少，能够削减在利用同一延迟时间进行比较的情况下的耗电量。
[0140]实施例5
[0141]以下，使用图6A、图6B针对具有与实施例4同等的延迟时间的实施例5的半导体器件进行说明。图6A是表不实施例5的延迟电路的结构的俯视图。图6B是放大了图6A的一部分的俯视图。
[0142]实施例5的半导体器件10E除了输入侧的反相器(第二反相器)50的活性区域的配置位置不同的以外，都与实施例4的半导体器件相同。沿图6B的A’-A”线的剖视图与图5A的剖视图相同，沿图6B的B’-B”线的剖视图与图5B的剖视图相同，沿图6B的C’-C”线的剖视图与图5C的剖视图相同。
[0143]将活性区域52p的在俯视时的宽度设为dl，将活性区域52p的端部和LIC44dp的η沟道型晶体管51η侧的端部之间的在俯视时的距离设为d6，将活性区域52ρ的端部和LIC44dp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d7。将活性区域52p的端部和LIC44sp的η沟道型晶体管(第二 η沟道型晶体管)51n侧的端部之间的在俯视时的距离设为d8，将活性区域52p的端部和LIC44sp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d9。
[0144]将活性区域52η的在俯视时的宽度设为dl，将活性区域52η的端部和LIC44dn的ρ沟道型晶体管51p侧的端部之间的在俯视时的距离设为d6，将活性区域52η的端部和LIC44dn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d7。将活性区域52η的端部和LIC44sn的ρ沟道型晶体管(第二 ρ沟道型晶体管)51ρ侧的端部之间的在俯视时的距离设为d8，将活性区域52η的端部和LIC44sn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d9。
[0145]活性区域52p与距离第一电源用金属布线16vd最远一侧的活性区域12p配置在沿X方向的同一线上，活性区域52η与距离第二电源用金属布线16vs最远一侧的活性区域12η配置在沿X方向的同一线上，具有式(4)?(10)的关系。这里，在半导体器件100Ε中，d6 = d3、d8= d3，LIC14dp的长度和LIC44dp的长度相同，LIC14sp的长度和LIC44sp的长度相同，LICHdn的长度和LIC44dn的长度相同，LICHsn的长度和LIC44sn的长度相同，从而具有下述关系
[0146]d7 = (N-l)(dl+d2)+d4 (13)
[0147]d9 = (N-l)(dl+d2)+d5 (14)
[0148]S卩，由于在半导体器件10E中，N = 4，所以d7比d4长，d9比d5长，变得比半导体器件10A的相应部分的长度长。
[0149]活性区域12p的数量不限于4个，只要比活性区域52p的数量多即可。另外，活性区域12η的数量不限于4个，只要比活性区域52η的数量多即可。活性区域52p的数量不限于I个，只要比活性区域12p的数量少即可。活性区域52η的数量不限于I个，只要比活性区域12η的数量少即可。
[0150]即使输入侧的反相器的活性区域的位置改变，也能够得到与实施例4同样的基于寄生电容增加的延迟时间增加。
[0151]活性区域52ρ不需要与距离第一电源用金属布线16vd最远一侧的活性区域12ρ配置在沿X方向的同一线上，也可以配置在距离第一电源用金属布线16vd最远一侧的活性区域12p和距离第一电源用金属布线16vd最近一侧的活性区域12p之间。活性区域52η不需要与距离第二电源用金属布线16vs最远一侧的活性区域12η配置在沿X方向的同一线上，也可以配置在距离第二电源用金属布线16vs最远一侧的活性区域12η和距离第二电源用金属布线16vs最近一侧的活性区域12η之间。
[0152]实施例6
[0153]以下，使用图7Α、图7Β、图8对延迟时间比实施例4、5小的实施例6的半导体器件进行说明。图7Α是表示实施例6的半导体器件的结构的俯视图。图7Β是放大了图7Α的一部分的俯视图。图8是沿图7Β的G ’ -G”线的剖视图。
[0154]实施例6的半导体器件100F除了与输入侧的反相器(第二反相器)60的活性区域的漏极侧连接的LIC的长度不同以外，与实施例1的半导体器件基本相同。随着LIC的长度的变更，连接柱的位置也变更，沿图7Β的A’-A”线的剖视图与图5Α的剖视图相同，沿图7Β的C’-CT’线的剖视图与图5C的剖视图相同。
[0155]将活性区域42p的在俯视时的宽度设为dl，将活性区域42p的端部和LIC64dp的η沟道型晶体管61η侧的端部之间的在俯视时的距离设为d6，将活性区域42ρ的端部和LIC64dp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d7。将活性区域42p的端部和LIC44sp的η沟道型晶体管(第二 η沟道型晶体管)61n侧的端部之间的在俯视时的距离设为d8，将活性区域42p的端部和LIC44sp的第一电源用金属布线16vd侧的端部之间的在俯视时的距离设为d9。
[0156]将活性区域42η的在俯视时的宽度设为dl，将活性区域42η的端部和LIC64dn的ρ沟道型晶体管41p侧的端部之间的在俯视时的距离设为d6，将活性区域42η的端部和LIC64dn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d7。将活性区域42η的端部和LIC44sn的ρ沟道型晶体管(第二 ρ沟道型晶体管)61ρ侧的端部之间的在俯视时的距离设为d8，将活性区域42η的端部和LIC44sn的第二电源用金属布线16vs侧的端部之间的在俯视时的距离设为d9。
[0157]活性区域42p与距离第一电源用金属布线16vd最近的活性区域12p配置在沿X方向的同一线上，活性区域42η与距离第二电源用金属布线16vs最近的活性区域12η配置在沿X方向的同一线上，具有式(4)?(10)的关系。这里，在半导体器件100F中，d6 = d3、d7 = d4、d9= d5，LIC14sp的长度和LIC44sp的长度相同，LIC14sn的长度和LIC44sn的长度相同，从而具有下述关系。
[0158]d8 = (N-l)(dl+d2)+d3 (12)
[0159]S卩，在半导体器件100D中，N = 4，从而d8比d3长，变得比半导体器件100A的相应部分的长度长。
[0160]活性区域12p的数量不限于4个，只要比活性区域42p的数量多即可。另外，活性区域12η的数量不限于4个，只要比活性区域42η的数量多即可。活性区域42p的数量不限于I个，只要比活性区域12p的数量少即可。活性区域42η的数量不限于I个，只要比活性区域12η的数量少即可。
[0161]其结果为，如图7Β、图8所示，在栅电极43的一侧的大部分中没有并行的LIC，从而栅电极-LIC间的寄生电容(CPe)变小。输入侧的CMOS反相器60的延迟时间为Ta+Ta/2，增加了 Ta/2。与实施例4相比，输入侧的反相器的延迟时间减少了 Ta/2。
[0162]此外，根据实施例1、4、6，d6、d8能够在以下的范围。
[0163]d3<d6< (N-1)(dl+d2)+d3 (15)
[0164]d3<d8< (N-1)(dl+d2)+d3 (16)
[0165]这里，在实施例1，
[0166]d6 = d8 = d3,
[0167]在实施例4中，
[0168]d6 = d8 = (N-1) (dl+d2)+d3。
[0169]通过调整活性区域的漏极侧的LIC的长度，能够在(1.5?2)Ta的范围内调整输入侧的反相器的延迟时间。另外，也可以缩短与活性区域的源极侧连接的LIC的长度(d8)。通过调整活性区域的源极侧的LIC的长度，能够在(I?1.5)Ta的范围内调整输入侧的反相器的延迟时间。通过调整活性区域的漏极侧的LIC的长度及活性区域的源极侧的LIC的长度，能够在(I?2)Ta的范围内调整输入侧的反相器的延迟时间。由此，通过LIC的长度的变更，能够在使反相器维持同一面积的状态下，进行延迟时间的调整。
[0170]实施例7
[0171]使用图9A、图9B、图1OA至图1OC对实施例7的半导体器件进行说明。图9A是表示实施例7的半导体器件的结构的俯视图。图9B是放大了图9A的一部分的俯视图。图1OA是沿图9B的H’ -H”线的剖视图。图1OB是沿图9B的I’ -1”线的剖视图。图1OC是沿图9B的J’ -J”线的剖视图。
[0172]实施例7的半导体器件100G除了输入侧的反相器(第二反相器)70的LIC的上层的金属布线及连接柱的配置以外，与实施例4的半导体器件100D基本相同。即，半导体器件100G的dl?dll与半导体器件100D相同。
[0173]以重叠在LIC44dp及LIC44dn的上方的方式配置输出用金属布线760<3LIC44dp和输出用金属布线76ο通过多个(在图中是3个)连接柱45dp连接。LIC44dn和输出用金属布线76ο通过多个(在图中是3个)连接柱45dn连接。另外，以重叠在LIC44sp的上方的方式配置与第一电源用金属布线16vd连接的金属布线76sp，以重叠在LIC44sn的上方的方式配置与第二电源用金属布线16vs连接的金属布线76SIULIC44SP和金属布线76sp通过多个(在图中是4个)连接柱45sp连接，LIC44sn和金属布线76sn通过多个(在图中是4个)连接柱45dn连接。
[0174]如图10A、10B、10C所示，由于能够新形成金属布线与栅电极之间的寄生电容、连接柱与栅电极之间的寄生电容、以及金属布线与金属布线之间的寄生电容等，所以与实施例4相比，寄生电容变大，能够增加延迟时间。另外，通过增加连接柱数，连接柱电容(连接柱与栅电极之间的电容、连接柱与连接柱之间的电容、连接柱与金属布线之间的电容等)的寄生电容也增加，从而能够进一步增加延迟时间。
[0175]在本实施例中，对于实施例4追加金属布线和连接柱而使寄生电容增加，这也能够适用于实施例1、5、6、8。
[0176]实施例8
[0177]使用图11A、图11B、图12A至图12C对实施例8的半导体器件进行说明。图1lA是表示实施例8的半导体器件的结构的俯视图。图1lB是放大了图1lA的一部分的俯视图。图12A是沿图1lB的K’-K”线的剖视图。图12B是沿图1lB的L’-L”线的剖视图。图12C是沿图1lB的M’-M”线的剖视图。
[0178]与图1B所示的实施例1的半导体器件100A同样地，实施例8的半导体器件100H是串联连接两级反相器而构成的。半导体器件100H的输出侧的反相器10是与半导体器件100A的输出侧的反相器同样的结构，半导体器件IH的输入侧的反相器(第二反相器)80构成为与输出侧的反相器共用源极侧的LIC。
[0179]输出侧的反相器10的ρ沟道型晶体管Ilp具有:3个由Fin构造的半导体层构成的活性区域12p; I个由Fin构造的半导体层构成的活性区域(第一活性区域)82p;和与它们交叉的栅电极13。另外，ρ沟道型晶体管Ilp具有:连接源极侧的4个活性区域并与第一电源用金属布线16vd连接的LIC14sp;和连接漏极侧的4个活性区域的LIC14dp。输出侧的反相器10的η沟道型晶体管Iln具有:3个Fin构造的活性区域12η;与它们交叉的栅电极13。另外，η沟道型晶体管I In具有:连接源极侧的4个活性区域并与第二电源用金属布线16vs连接的LIC14sn;l个由Fin构造的半导体层构成的活性区域(第二活性区域)82η;和连接漏极侧的4个活性区域的LIC14dn。活性区域82ρ的数量不限于I个，只要比ρ沟道型晶体管Ilp的活性区域的数量少即可，也可以是例如2个。在ρ沟道型晶体管Ilp的活性区域的数量是4个、活性区域82ρ的数量是2个的的情况下，活性区域12ρ的数量为2个。活性区域82η的数量不限于I个，只要比η沟道型晶体管Iln的活性区域的数量少即可，例如也可以是2个。在η沟道型晶体管Iln的活性区域的数量是4个、活性区域82η的数量是2个的情况下，活性区域12η的数量为2个。
[0180]输入侧的反相器80的ρ沟道型晶体管(第二ρ沟道型晶体管)81ρ具有:活性区域(第三活性区域)82ρ;和与其交叉的栅电极83。另外，ρ沟道型晶体管Slp具有:将活性区域82ρ的源极侧和第一电源用金属布线16vd连接的LIC14sp;和将活性区域82ρ的漏极侧和输出用金属布线86ο连接的LIC84dP<3p沟道型晶体管81ρ的活性区域与ρ沟道型晶体管Ilp的活性区域之一连接。此外，在活性区域82ρ是2个的情况下，ρ沟道型晶体管Slp的2个活性区域分别与ρ沟道型晶体管Ilp的活性区域连接。
[0181]输入侧的反相器80的η沟道型晶体管(第二η沟道型晶体管)81η具有:活性区域(第四活性区域)82n;和与其交叉的栅电极83。另外，η沟道型晶体管81η具有:将活性区域82η的源极侧和第二电源用金属布线16vs连接的LIC14sn;和将活性区域82η的漏极侧和输出用金属布线86ο连接的LIC84dn。!!沟道型晶体管81η的活性区域与η沟道型晶体管Iln的活性区域之一连接。此外，在活性区域82η是2个的情况下，η沟道型晶体管81η的2个活性区域分别与η沟道型晶体管Iln的活性区域连接。
[0182]栅电极83和输入用金属布线86i通过连接柱85g连接，LIC84dp和输出用金属布线86ο通过连接柱85dp连接，LIC84dn和输出用金属布线86ο通过连接柱85dn连接，从而ρ沟道型晶体管Slp和η沟道型晶体管81η连接。输出用金属布线86ο和输入用金属布线16i通过连接用金属布线161连接，从而输入侧的反相器80和输出侧的反相器10连接。此外，在半导体器件100H中具有和与哪都没连接的栅电极同一尺寸且同层的虚设栅电极13d，但比其他实施例少I根。向第一电源用金属布线16vd提供比第二电源用金属布线16vs高的电位。
[0183]半导体器件10H的dl?d7、dl0、dll与半导体器件10D相同，此外，由于源极侧的LIC在反相器10和反相器80中共用的关系，所以没有d8、d9没有。
[0184]如图12A?12C所示，同栅电极13与LICHdn之间的寄生电容、栅电极13与LIC14sn之间的寄生电容、栅电极13与连接柱15dn之间的寄生电容、以及栅电极13与输出用金属布线16ο之间的寄生电容同样地，带有栅电极83与LIC84dn之间的寄生电容、栅电极83与LICHsn之间的寄生电容、栅电极83与连接柱85dn之间的寄生电容、以及栅电极83与输出用金属布线86ο之间的寄生电容，因此，反相器80具有与实施例4等同样的延迟时间。
[0185]活性区域82p不需要配置在距离第一电源用金属布线16vd最近一侧，也可以配置在距离第一电源用金属布线16vd最远的活性区域12p和最近的活性区域12p之间。活性区域82η不需要配置在距离第二电源用金属布线16vs最近一侧，也可以配置在距离第二电源用金属布线16vs最远的活性区域12η和最近的活性区域12η之间。连接柱85dp、85dn也可以不是I个，而如实施例7那样地设置多个。
[0186]在半导体器件10H中，将与反相器10和反相器80的第一电源连接的LIC及与第二电源连接的LIC通用化。由此，能够缩短X方向距离，能够缩小单元面积。
[0187]以上，基于实施方式具体地说明了本发明人研发的发明，但本发明不限于上述实施方式，当然还能够进行各种变更。
【主权项】
1.一种半导体器件，其特征在于，具有: 第一反相器；以及 与所述第一反相器串联连接的第二反相器， 所述第一反相器具有: 第一P沟道型晶体管；以及 第一 η沟道型晶体管， 所述第二反相器具有: 第二P沟道型晶体管；以及 第二 η沟道型晶体管， 所述第一 P沟道型晶体管具有: 由突起半导体层构成并沿第一方向延伸的第一活性区域； 沿第二方向延伸的第一栅电极； 沿所述第二方向延伸并与所述第一活性区域的源极侧连接的第一局部连接布线；以及 沿所述第二方向延伸并与所述第一活性区域的漏极侧连接的第二局部连接布线， 所述第一 η沟道型晶体管具有: 由突起半导体层构成并沿第一方向延伸的第二活性区域； 沿第二方向延伸的所述第一栅电极； 沿所述第二方向延伸并与所述第二活性区域的源极侧连接的第三局部连接布线；以及 沿所述第二方向延伸并与所述第二活性区域的漏极侧连接的第四局部连接布线， 所述第二 P沟道型晶体管具有: 由突起半导体层构成并沿第一方向延伸的第三活性区域； 沿第二方向延伸的第二栅电极； 沿所述第二方向延伸并与所述第三活性区域的源极侧连接的第五局部连接布线；以及 沿所述第二方向延伸并与所述第三活性区域的漏极侧连接的第六局部连接布线， 所述第二 η沟道型晶体管具有: 由突起半导体层构成并沿第一方向延伸的第四活性区域； 沿第二方向延伸的所述第二栅电极； 沿所述第二方向延伸并与所述第四活性区域的源极侧连接的第七局部连接布线； 沿所述第二方向延伸并与所述第四活性区域的漏极侧连接的第八局部连接布线， 所述第三活性区域的数量比所述第一活性区域的数量少， 所述第四活性区域的数量比所述第二活性区域的数量少。2.如权利要求1所述的半导体器件，其特征在于， 在俯视时，第五局部连接布线的、位于彼此相邻的所述第二 P沟道型晶体管的第三活性区域和所述第二η沟道型晶体管的第四活性区域之间的部分的长度d8，比第一局部连接布线的、位于彼此相邻的所述第一 P沟道型晶体管的第一活性区域和所述第一 η沟道型晶体管的第二活性区域之间的部分的长度d3长。3.如权利要求2所述的半导体器件，其特征在于， 在俯视时，第七局部连接布线的、位于彼此相邻的所述第二 P沟道型晶体管的第三活性区域和所述第二η沟道型晶体管的第四活性区域之间的部分的长度d8，比第三局部连接布线的、位于彼此相邻的所述第一 P沟道型晶体管的第一活性区域和所述第一 η沟道型晶体管的第二活性区域之间的部分的长度d3长。4.如权利要求2所述的半导体器件，其特征在于， 在俯视时，第六局部连接布线的、位于彼此相邻的所述第二 P沟道型晶体管的第三活性区域和所述第二η沟道型晶体管的第四活性区域之间的部分的长度d6，比第二局部连接布线的、位于彼此相邻的所述第一 P沟道型晶体管的第一活性区域和所述第一 η沟道型晶体管的第二活性区域之间的部分的长度d3长。5.如权利要求4所述的半导体器件，其特征在于， 在俯视时，第八局部连接布线的、位于彼此相邻的所述第二 P沟道型晶体管的第三活性区域和所述第二η沟道型晶体管的第四活性区域之间的部分的长度d6，比第四局部连接布线的、位于彼此相邻的所述第一 P沟道型晶体管的第一活性区域和所述第一 η沟道型晶体管的第二活性区域之间的部分的长度d3长。6.如权利要求2所述的半导体器件，其特征在于， 还具有沿所述第一方向延伸的第一电源布线及第二电源布线， 所述第一电源布线与所述第一局部连接布线和所述第五局部连接布线连接， 所述第二电源布线与所述第三局部连接布线和所述第七局部连接布线连接。7.如权利要求2所述的半导体器件，其特征在于，还具有: 从所述第一电源布线向所述第二 η沟道型晶体管侧沿着所述第二方向延伸的第一金属布线；以及 从所述第二电源布线向所述第二 P沟道型晶体管侧沿着所述第二方向延伸的第二金属布线， 所述第一金属布线在俯视时重叠地配置在所述第五局部连接布线之上，经由连接柱与所述第五局部连接布线连接， 所述第二金属布线在俯视时重叠地配置在所述第七局部连接布线之上，经由连接柱与所述第七局部连接布线连接。8.如权利要求7所述的半导体器件，其特征在于， 还具有第三金属布线，该第三金属布线连接所述第六局部连接布线和所述第八局部连接布线，并与所述第一栅电极连接。9.如权利要求8所述的半导体器件，其特征在于， 所述第三金属布线在俯视时重叠地配置在所述第六局部连接布线及所述第八局部连接布线之上，经由连接柱与所述第六局部连接布线及所述第八局部连接布线连接。10.如权利要求2所述的半导体器件，其特征在于， 所述第一 P沟道型晶体管具有N个所述第一活性区域， 所述第二 P沟道型晶体管具有I个所述第三活性区域， 当将所述第一活性区域在俯视时的宽度设为dl，且将相邻的第一活性区域间的距离设为d2时， 具有d8< (N-l)(dl+d2)+d3的关系。11.如权利要求4所述的半导体器件，其特征在于， 所述第一 P沟道型晶体管具有N个所述第一活性区域， 所述第二 P沟道型晶体管具有I个所述第三活性区域， 当将所述第一活性区域在俯视时的宽度设为dl，且将相邻的第一活性区域间的距离设为d2时， 具有d6 ^ (N-l)(dl+d2)+d3的关系。12.如权利要求1所述的半导体器件，其特征在于， 在俯视时，在沿所述第一方向延伸的第一电源布线和第二电源布线之间，配置有所述第一 P沟道型晶体管的第一活性区域、所述第一 η沟道型晶体管的第二活性区域、所述第二 P沟道型晶体管的第三活性区域和所述第二 η沟道型晶体管的第四活性区域， 在俯视时，从与所述第一电源布线相邻的所述第二P沟道型晶体管的第三活性区域的端部向所述第一电源布线方向延伸的所述第五局部连接布线的长度d9，比从与所述第一电源布线相邻的所述第一 P沟道型晶体管的第一活性区域的端部向所述第一电源布线方向延伸的所述第一局部连接布线的长度d5长。13.如权利要求12所述的半导体器件，其特征在于， 在俯视时，从与所述第一电源布线相邻的所述第二P沟道型晶体管的第三活性区域的端部向所述第一电源布线方向延伸的所述第六局部连接布线的长度d7，比从与所述第一电源布线相邻的所述第一 P沟道型晶体管的第一活性区域的端部向所述第一电源布线方向延伸的所述第二局部连接布线的长度d4长。14.如权利要求12所述的半导体器件，其特征在于， 所述第一 P沟道型晶体管具有N个所述第一活性区域， 所述第二 P沟道型晶体管具有I个所述第三活性区域， 当将所述第一活性区域在俯视时的宽度设为dl，且将相邻的第一活性区域间的距离设为d2时， 具有 d9=(N-l)(dl+d2)+d5 的关系。15.如权利要求13所述的半导体器件，其特征在于， 所述第一 P沟道型晶体管具有N个所述第一活性区域， 所述第二 P沟道型晶体管具有I个所述第三活性区域， 当将所述第一活性区域在俯视时的宽度设为dl，且将相邻的第一活性区域间的距离设为d2时， 具有 d7=(N-l)(dl+d2)+d4 的关系。16.如权利要求1所述的半导体器件，其特征在于， 所述第三活性区域与所述第一活性区域连接， 所述第四活性区域与所述第二活性区域连接， 所述第一局部连接布线与所述第三活性区域的源极侧连接， 所述第三局部连接布线与所述第四活性区域的源极侧连接， 所述第二栅电极在俯视时配置在所述第一局部连接布线和所述第六局部连接布线之间，及配置在所述第三局部连接布线和所述第八局部连接布线之间， 在俯视时，第六局部连接布线的、位于彼此相邻的所述第二 P沟道型晶体管的第三活性区域和所述第二η沟道型晶体管的第四活性区域之间的部分的长度d6，比第二局部连接布线的、位于彼此相邻的所述第一 P沟道型晶体管的第一活性区域和所述第一 η沟道型晶体管的第二活性区域之间的部分的长度d3长。17.如权利要求16所述的半导体器件，其特征在于， 在俯视时，第八局部连接布线的、位于彼此相邻的所述第二 P沟道型晶体管的第三活性区域和所述第二η沟道型晶体管的第四活性区域之间的部分的长度d6，比第四局部连接布线的、位于彼此相邻的所述第一 P沟道型晶体管的第一活性区域和所述第一 η沟道型晶体管的第二活性区域之间的部分的长度d3长。18.如权利要求16所述的半导体器件，其特征在于， 还具有沿所述第一方向延伸的第一电源布线及第二电源布线， 所述第一电源布线与所述第一局部连接布线连接， 所述第二电源布线与所述第三局部连接布线连接。19.如权利要求16所述的半导体器件，其特征在于， 所述第一 P沟道型晶体管具有N个所述第一活性区域， 所述第二 P沟道型晶体管具有I个所述第一活性区域， 当将所述第一活性区域在俯视时的宽度设为dl，且将相邻的第一活性区域间的距离设为d2时， 具有d6 ^ (N-l)(dl+d2)+d3的关系。
【文档编号】H01L29/10GK105990339SQ201610188337
【公开日】2016年10月5日
【申请日】2016年3月17日
【发明人】冈垣健
【申请人】瑞萨电子株式会社