半导体装置的制造方法

半导体装置的制造方法
【专利摘要】本发明的实施方式提供一种能够降低终端区域中的半导体区域表面的电场的半导体装置。实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。第二半导体区域设置在第一半导体区域内。元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。终端区域具有第一电极。终端区域包围元件区域。第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。
【专利说明】半导体装置
[0001][相关申请]
[0002]本申请案享受以日本专利申请2014-187330号(申请日:2014年9月16日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]MOSFET (Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)或IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)等半导体装置中，有的半导体装置具有超接面(Super Junct1n)构造，为了改善耐压与导通电阻或导通电压的取舍关系，而在漂移层内交替地设置着P形半导体区域与η形半导体区域。通过使用该构造，能够增加漂移层的实效的掺杂浓度，改善耐压与导通电阻或导通电压的取舍。
[0005]然而，在终端区域具有超接面构造的半导体装置中，若终端区域的半导体区域表面被施加电场，则设置在终端区域的半导体区域上的绝缘层所含的离子会由于电场而在绝缘层中移动。而且，在绝缘层中移动的离子的一部分局部地集中在绝缘层的半导体区域侧的电场较强的区域。结果，由于集中在绝缘层的半导体区域侧的离子，导致半导体区域的表面局部地带电。例如，若半导体区域表面由于负离子而带电，且其带电量变大，则终端区域中的空乏层的延伸变大。结果，存在如下情况:终端区域的最外周的区域中的电场变强，终端区域的耐压劣化，由此半导体装置的耐压降低。

【发明内容】

[0006]本发明要解决的问题在于提供一种能够抑制耐压降低的半导体装置。
[0007]实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、元件区域、及终端区域。
[0008]第二半导体区域设置在第一半导体区域内。第二半导体区域向第一方向延伸。第二半导体区域在与第一方向正交的第二方向设置着多个。
[0009]元件区域具有第二导电型的第三半导体区域、第一导电型的第四半导体区域、及栅极电极。
[0010]第三半导体区域设置在第二半导体区域上。
[0011]第四半导体区域选择性地设置在第三半导体区域上。
[0012]栅极电极隔着栅极绝缘层而与第三半导体区域及第四半导体区域相邻。
[0013]终端区域具有第一电极。终端区域包围元件区域。
[0014]第一电极具有在第一方向延伸的第一部分、及在第二方向延伸的第二部分。第一电极在第一半导体区域上及第二半导体区域上设置着多个。在第二方向相邻的第一部分的间隔比在第一方向相邻的第二部分的间隔窄。
【附图说明】
[0015]图1是表示第一实施方式的半导体装置的俯视图。
[0016]图2是表示第一实施方式的半导体装置的一部分的俯视图。
[0017]图3(a)及(b)是表示第一实施方式的半导体装置的一部分的剖视图，图3(a)是图2的A-A’剖视图，图3 (b)是图2的B-B’剖视图。
[0018]图4(a)及(b)是表示第一实施方式的半导体装置的终端区域中的等电位线的剖视图，图4(a)是图2的A-A’剖视图，图4(b)是图2的B-B’剖视图。
[0019]图5是表示第二实施方式的半导体装置的一部分的俯视图。
[0020]图6是表示第三实施方式的半导体装置的一部分的俯视图。
[0021]图7(a)及(b)是表示第三实施方式的半导体装置的一部分的剖视图，图7(a)是图6的A-A’剖视图，图7 (b)是图6的B-B’剖视图。
[0022]图8(a)?(e)是表示第三实施方式的半导体装置的制造步骤的步骤剖视图。
[0023]图9是表示第四实施方式的半导体装置的一部分的俯视图。
[0024]图10是表示第四实施方式的半导体装置的一部分的剖视图，图10(a)是图9的A-A’剖视图，图10(b)是图9的B-B’剖视图。
【具体实施方式】
[0025]以下，一面参照附图一面对本发明的各实施方式进行说明。
[0026]此外，附图是模式性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与实物相同。另外，即便在表示相同部分的情况下，有时也会根据附图而相互的尺寸或比率不同地表现。
[0027]各附图中的箭头X、Y、Z表示相互正交的三个方向，例如，箭头X所表示的方向(X方向)、箭头Y所表示的方向(Y方向)为与半导体衬底的主面平行的方向，箭头Z所表示的方向(Z方向)为与半导体衬底的主面垂直的方向。
[0028]此外，在本申请说明书与各图中，对与已提及附图的内容相同的要素标注相同的符号，且适当地省略详细说明。
[0029]关于以下要说明的各实施方式，还可以使各半导体区域的P形与η形反转而实施。
[0030](第一实施方式)
[0031]关于第一实施方式，使用图1?图4进行说明。
[0032]图1是表示第一实施方式的半导体装置100的俯视图。
[0033]图2是表不第一实施方式的半导体装置100的一部分的俯视图。
[0034]图3是表示第一实施方式的半导体装置100的一部分的剖视图。
[0035]图2是将图1的区域C放大的俯视图。
[0036]图3 (a)是图2的A_A’剖视图，图3 (b)是图2的B_B’剖视图。
[0037]图4是表示第一实施方式的半导体装置100的终端区域2中的等电位线的剖视图。图4(a)表示图2的A-A’截面中的等电位线。图4(b)表示图2的B-B’截面中的等电位线。
[0038]此外，在图1及图2中，为了说明下述η形支柱121、ρ形支柱122、及场板电极(field plate electrode) 14之间的位置关系，而省略了半导体装置100的一部分的构成。
[0039]第一实施方式的半导体装置100例如为M0SFET。
[0040]第一实施方式的半导体装置具备半导体衬底、栅极电极、栅极绝缘层、第一电极(场板电极14)、第二电极(漏极电极30)、第三电极(源极电极32)、及第一绝缘层(绝缘层16)。半导体衬底具有第一导电型的第一半导体区域(n形半导体区域11)、多个第二导电型的第二半导体区域(P形支柱122)、第二导电型的第三半导体区域(基极区域20)、第一导电型的第四半导体区域(源极区域22)、及第一导电型的第五半导体区域(漏极区域
10) ο
[0041]半导体衬底S(以下，称为衬底S)具有第一主面(正面)与第二主面(背面)。
[0042]以下，为了使各实施方式的说明容易，而将衬底S之中包含基极区域20或源极区域22且形成着MOSFET的区域称为元件区域I。另外，将相对于元件区域I为衬底S的外缘侧的区域称为终端区域2。
[0043]如图1及图2所示，元件区域I由终端区域2包围。
[0044]如图3所示，在衬底S的正面上，设置着源极电极32。在衬底S的背面上，设置着漏极电极30。
[0045]漏极区域10在衬底S中，设置在衬底S的背面侧。漏极区域10设置在元件区域I及终端区域2。漏极区域10为η形的半导体区域。漏极区域10与漏极电极30电连接。
[0046]η形半导体区域11设置在漏极区域10上。η形半导体区域11的η形杂质浓度比漏极区域10的η形杂质浓度低。
[0047]ρ形支柱122选择性地设置在η形半导体区域11上。ρ形支柱122在X方向设置着多个。P形支柱122例如在X方向等间隔地设置。
[0048]ρ形支柱122的ρ形杂质浓度例如比η形半导体区域11的η形杂质浓度高。但是，P形支柱122的ρ形杂质浓度也可以与η形半导体区域11的η形杂质浓度相等。
[0049]η形半导体区域11之中位于相邻的ρ形支柱122之间的区域相当于η形支柱121。因此，η形支柱121与ρ形支柱122在X方向交替地设置。
[0050]以下说明中，也将η形支柱121与ρ形支柱122统一称为半导体区域12。
[0051]例如，η形半导体区域11为一个η形半导体层、或η形半导体衬底与设置在其上的η形半导体层的积层体中所包含的区域，η形支柱121为形成在该η形半导体区域11上的ρ形支柱122之间的一部分。作为一个例子，η形半导体区域11及ρ形支柱122是通过在形成η形半导体层之后，在η形半导体层的表面形成沟槽，将ρ形半导体埋入至沟槽而形成。此时，埋入至沟槽中的P形半导体层成为P形支柱122，其余的η形半导体层成为η形半导体区域11。而且，η形半导体区域11之中、ρ形支柱122之间的区域成为η形支柱121。
[0052]如图2所示，η形支柱121及ρ形支柱122设置在元件区域I与终端区域2的两者。
[0053]η形支柱121及ρ形支柱122在元件区域I与终端区域2中，向Y方向延伸。
[0054]基极区域20在衬底S的正面侧，设置在ρ形支柱122上。基极区域20设置在元件区域I。基极区域20的一部分设置在η形支柱121上。基极区域20为ρ形半导体区域。
[0055]源极区域22在衬底S的正面侧，选择性地设置在基极区域20上。源极区域22设置在元件区域I。源极区域22为η形半导体区域。源极区域22的η形杂质浓度比η形半导体区域11的η形杂质浓度高。另外，源极区域22的η形杂质浓度比η形支柱121的η形杂质浓度高。
[0056]栅极电极24隔着栅极绝缘层26而与η形支柱121、基极区域20、及源极区域22相对。
[0057]在基极区域20上及源极区域22上，设置着源极电极32。源极区域22与源极电极32电连接。
[0058]在栅极电极24与源极电极32之间，设置着绝缘层28。栅极电极24通过绝缘层28而与源极电极32绝缘。
[0059]通过对栅极电极24施加阈值以上的电压，而MOSFET成为导通状态。此时，在ρ基极区域20的栅极绝缘层26附近的区域形成通道(反转层)。
[0060]在MOSFET为断开状态，且相对于源极电极32的电位对漏极电极30施加了正电位时，从η形支柱121与ρ形支柱122的ρη接面起空乏层在η形支柱121及ρ形支柱122扩展。η形支柱121及ρ形支柱122相对于η形支柱121与ρ形支柱122的接面在铅垂方向空乏化，抑制相对于η形支柱121与ρ形支柱122的接面的平行方向的电场集中，故而获得较高的耐压。
[0061]对η形支柱121及ρ形支柱122的上方、且基极区域20及源极区域22，在衬底S的外缘侧，隔着绝缘层16，设置着场板电极14。场板电极14由绝缘层18覆盖。场板电极14例如为电位浮动的电极。场板电极14例如具有含杂质的多晶硅。
[0062]场板电极14在终端区域2中，以包围元件区域I的方式而设置着多个。场板电极14抑制终端区域2中的空乏层到达至终端区域2的外周(切割线)为止。另外，场板电极14使η型支柱121及ρ型支柱122的交界中的电场强度降低。
[0063]场板电极14包含第一部分14a与第二部分14b。
[0064]第一部分14a设置在半导体区域12之中从元件区域I起位于X方向的区域12a的上方。
[0065]第二部分14b设置在半导体区域12之中从元件区域I起位于Y方向的区域12b的上方。
[0066]第一部分14a向Y方向延伸。第一部分14a在X方向设置着多个。
[0067]第二部分14b向X方向延伸。第二部分14b延伸的方向与第一部分14a延伸的方向正交。第二部分14b在Y方向设置着多个。
[0068]第一部分14a例如在η形支柱121与ρ形支柱122的界面的上方，沿着该界面而设置。具体来说，第一部分14a设置在ρ形支柱122与η形支柱121的界面的上方，所述η形支柱121相对于该ρ形支柱122而在元件区域I侧的相反侧相邻于该P形支柱122。根据其他表达，则第一部分14a设置在ρ形支柱122与在元件区域I朝终端区域2的方向相邻于该P形支柱122的η形支柱121的界面的上方。
[0069]在X方向相邻的第一部分14a的间隔例如固定。图2所示的例子中，场板电极141的第一部分14a与场板电极142的第一部分14a之间的X方向上的间隔a3和场板电极142的第一部分14a与场板电极143的第一部分14a之间的X方向上的间隔a2相等。同样地，间隔a2与间隔al相等。
[0070]第一部分14a相对于相邻的一组η形支柱121及ρ形支柱122设置着一个。
[0071]接着，对在Y方向相邻的第二部分14b的间隔进行说明。
[0072]首先，对如图1?4所示的例子那样ρ形支柱122的P形杂质浓度比η形支柱121的η形杂质浓度高的情况进行说明。在该情况下，在Y方向相邻的第二部分14b的间隔为越接近元件区域I则变得越宽。即，如图2所示，远离衬底S的外缘的位置中的在Y方向相邻的第二部分14b的间隔比接近衬底S的外缘的位置中的在Y方向相邻的第二部分14b的间隔宽。
[0073]若使用图2所示的例进行说明，则场板电极141的第二部分14b与场板电极142的第二部分之间的Y方向上的间隔b3比场板电极142的第二部分14b与场板电极143的第二部分之间的Y方向上的间隔b2窄。间隔b2比场板电极143的第二部分14b与场板电极144的第二部分之间的Y方向上的间隔bl窄。
[0074]作为其他例子，对η形支柱121的η形杂质浓度比P形支柱122的ρ形杂质浓度高的情况进行说明。在该情况下，在Y方向相邻的第二部分14b的间隔为越远离元件区域I则越宽。即，远离衬底S的外缘的位置中的在Y方向相邻的第二部分14b的间隔比接近衬底S的外缘的位置中的在Y方向相邻的第二部分14b的间隔窄。
[0075]若模仿图2所示的例进行说明，则在该情况下，间隔b3变得比间隔b2宽。而且，间隔b2变得比间隔bl宽。
[0076]作为其他例子，在η形支柱121的η形杂质浓度与P形支柱122的ρ形杂质浓度相等的情况下，在Y方向相邻的第二部分14b的间隔固定。
[0077]若模仿图2所示的例进行说明，则在该情况下，间隔b3与间隔b2相等。而且，间隔b2与间隔bl相等。
[0078]此时，间隔al比间隔bl窄。同样地，间隔a2比间隔b2窄，间隔a3比间隔b3窄。
[0079]这是因为，在η形支柱121与ρ形支柱122延伸的方向上，相比于η形支柱121与P形支柱122交替地设置的方向，空乏层容易延伸。
[0080]因此，所述η形支柱121的η形杂质浓度与ρ形支柱122的ρ形杂质浓度的关系为任一者的情况下，在X方向相邻的至少两个第一部分14a的间隔均比在Y方向相邻的至少两个第二部分14b的间隔窄。例如，图2所示的例子中，间隔a3比间隔b3宽。然而，间隔a2比间隔b2窄。另外，间隔al比间隔bl窄。
[0081 ] 接着，使用图4，对终端区域2中的电位的分布进行说明。图4表示在ρ形支柱122的P形杂质浓度比η形支柱121的η形杂质浓度高的情况下，半导体装置100断开的状态，相对于源极电极32的电位对漏极电极30施加正电位的状态中的终端区域2中的电位的分布。
[0082]图4的等电位线按照每个固定的电位记载。作为一个例子，图4所示的等电位线按照离元件区域I从远到近的顺序，表示100V、200V、300V、400V、及500V的电位。
[0083]此外，在图4中，省略了各支柱区域或基极区域、栅极电极等。
[0084]如图4(a)所示，半导体区域12之中、区域12a中，等电位线的X方向上的间隔大致固定。
[0085]相对于此，如图4(b)所示，半导体区域12之中，在区域12b，等电位线的Y方向上的间隔并不固定。具体来说，接近元件区域I的区域的等电位线的间隔比远离元件区域I的区域的等电位线的间隔大。
[0086]另外，区域12b的100?400V之间的Y方向上的等电位线的间隔比区域12a的X方向上的等电位线的间隔宽。区域12b的400V与500V之间的Y方向上的等电位线的间隔比区域12a的X中的等电位线的间隔窄。
[0087]这是因为，如上所述，在η形支柱121及ρ形支柱122延伸的方向上，相比于η形支柱121及ρ形支柱122交替地设置的方向，空乏层容易延伸。
[0088]于此，作为本实施方式的半导体装置100的比较例，考虑在Y方向相邻的第二部分14b的间隔与在X方向相邻的第一部分14a的间隔相等的情况。
[0089]如上所述，区域12a与区域12b中，由于空乏层的延伸容易度不同，所以等电位线的间隔不同。
[0090]因此，在该情况下，半导体区域12之中某一个场板电极14的第一部分14a与在Z方向相对的区域的电位和该场板电极14的第二部分14b与在Z方向相对的区域的电位大幅不同。
[0091]结果，场板电极14的电位成为区域12a的电位与区域12b的电位的大致中间的电位。若场板电极14的电位与场板电极14正下方的半导体区域12的电位不同，则在场板电极14与半导体区域12之间会产生电场。绝缘层16中所包含的离子由于场板电极14与半导体区域12之间的电场，而向绝缘层16之中半导体区域12侧移动。由于向绝缘层16之中半导体区域12侧移动的离子，而半导体区域12的表面会带电。由于该半导体区域12的表面的带电，而半导体区域12中的电场受到影响。结果，存在终端区域2中的空乏层的延伸变动，半导体装置的耐压降低的情况。
[0092]相对于此，本实施方式中，在X方向相邻的至少两个第一部分14a的间隔比在Y方向相邻的至少两个第二部分14b的间隔窄。S卩，半导体装置100具有在X方向相邻的第一部分14a的间隔比在Y方向相邻的第二部分14b的间隔窄的多个场板电极14。
[0093]在图2所示的例子中，此种场板电极14例如为场板电极142、143、及144。在这些场板电极14中，间隔al比间隔bl窄。另外，间隔a2比间隔b2窄。
[0094]因此，和间隔al与间隔bl相等的情况相比，可使场板电极144的第一部分14a与在Z方向相对的区域的电位和第二部分14b与在Z方向相对的区域的电位的差减小。或者，可使场板电极143的第一部分14a与在Z方向相对的区域的电位和第二部分14b与在Z方向相对的区域的电位的差减小。
[0095]结果，场板电极14与半导体区域12之间所产生的电场减弱，半导体区域12的表面中的带电量减少。结果，可抑制半导体装置中的耐压的降低。
[0096]关于η形支柱121的η形杂质浓度比ρ形支柱122的ρ形杂质浓度高的情况，也同样地，使在X方向相邻的至少两个第一部分14a的间隔比在Y方向相邻的至少两个第二部分14b的间隔小，由此可抑制半导体装置中的耐压的降低。
[0097]在该情况下，如上所述，远离衬底S的外缘的位置中的在Y方向相邻的第二部分14b的间隔比接近衬底S的外缘的位置中的在Y方向相邻的第二部分14b的间隔窄。
[0098]因此，通过使在X方向相邻的第一部分14a的间隔比在接近衬底S的外缘的位置中在Y方向相邻的第二部分14b的间隔窄，可使场板电极14与半导体区域12之间所产生的电场减弱。
[0099]另外，为了使场板电极14与半导体区域12之间所产生的电场进一步减弱，理想的是使在Y方向相邻的第二部分14b的间隔在接近元件区域I的位置与远离元件区域I的位置不同。这是因为，如上所述，例如，根据η形支柱121的η形杂质浓度与ρ形支柱122的P形杂质浓度的关系，而在接近元件区域I的位置与远离元件区域I的位置、区域12b中的等电位线的Y方向上的间隔不同。
[0100]例如，在P形支柱122的P形杂质浓度比η形支柱121的η形杂质浓度高的情况下，通过使在Y方向相邻的第二部分14b的间隔越接近元件区域I越宽，可进一步沿着等电位线而设置场板电极14。结果，可使半导体区域12之中某一个场板电极14的第一部分14a与在Z方向相对的区域的电位和该场板电极14的第二部分14b与在Z方向相对的区域的电位的差更进一步减小。
[0101]在η形支柱121的η形杂质浓度比ρ形支柱122的ρ形杂质浓度高的情况下，通过使在Y方向相邻的第二部分14b的间隔越接近元件区域I越宽，可进一步沿着等电位线而设置场板电极14。
[0102]另外，在η形支柱121及ρ形支柱122中，ρ形支柱122与在元件区域I朝终端区域2的方向相邻于该ρ形支柱122的η形支柱121的界面的电场比其他区域强。通过使第一部分14a在所述界面上方沿着该界面设置，可相对于外部遮蔽该界面中的电场。因此，可抑制由于该界面中的电场而绝缘层16中的离子移动，而半导体区域12的表面带电。
[0103](第二实施方式)
[0104]接着，使用图5对本发明的第二实施方式进行说明。
[0105]图5是表示第二实施方式的半导体装置200的一部分的俯视图。
[0106]半导体装置200与半导体装置100相比，不同点在于更具备场板电极34。
[0107]如图5所不，场板电极34向Y方向延伸。场板电极34设置在第一部分14a之间。另一方面，场板电极34并未设置在第二部分14b之间。
[0108]场板电极34与第一部分14a同样地，设置在ρ形支柱122与在元件区域I朝终端区域2的方向相邻于该ρ形支柱122的η形支柱121的界面的上方。
[0109]如上所述，理想的是，在区域12a中，在η形支柱121与ρ形支柱122的接合界面的上方设置着场板电极。
[0110]另一方面，在P形支柱122的P形杂质浓度比η形支柱121的η形杂质浓度高的情况下，在区域12b中，接近元件区域I的区域中，等电位线的间隔宽，远离元件区域I的区域中，等电位线的间隔窄。因此，理想的是，第二部分14b的间隔在远离元件区域I的区域中窄。
[0111]然而，在区域12b之中远离元件区域I的区域中，等电位线的间隔过窄的情况下，难以结合等电位线而设置场板电极14。这是因为，若场板电极14较密地设置，则导致相邻的场板电极14接触。
[0112]本实施方式中，代替一部分的场板电极14，设置了场板电极34。通过设置场板电极34，而可在区域12a中，在η形支柱121与ρ形支柱122的接合界面的上方设置场板电极，且在区域12a与区域12b中，沿着等电位线而设置场板电极14。
[0113]此外，本实施方式也可使用于η形支柱121的η形杂质浓度比ρ形支柱122的ρ形杂质浓度高的情况。
[0114]另外，根据本实施方式，与第一实施方式同样地，可抑制半导体装置中的耐压的降低。
[0115](第三实施方式)
[0116]使用图6及图7对第三实施方式进行说明。
[0117]图6是表不第三实施方式的半导体装置300的一部分的俯视图。
[0118]图7是表示第三实施方式的半导体装置300的一部分的剖视图。
[0119]图7(a)是图6的A-A’剖视图，图7(b)是图6的B_B’剖视图。
[0120]本实施方式的半导体装置300与第一实施方式的半导体装置相比，在场板电极14及绝缘层16中具有差异。
[0121]具体来说，场板电极14的第一部分14a在X方向等间隔地设置。第二部分14b也同样地，在Y方向等间隔地设置。另外，在X方向相邻的第一部分14a的间隔与在Y方向相邻的第二部分14b的间隔相等。
[0122]而且，在绝缘层16中，设置着第二部分14b的部分16b的膜厚比设置着第一部分14a的部分16a的膜厚厚。
[0123]使用图8对本实施方式的绝缘层16的制作方法的一个例子进行说明。
[0124]图8是表示本实施方式的半导体装置300的制造步骤的步骤图。
[0125]在图8(a)?(C)及(e)的各图中，左侧的图表示图6的A-Α’截面中的制造步骤，右侧的图表示图6的B-B’截面中的制造步骤。图8(d)是图8(c)所示的步骤中的俯视图。
[0126]首先，如图8(a)所示，在衬底S的正面上一样地形成绝缘膜161。
[0127]接着，如图8(b)所示，使用光刻法与蚀刻法加工绝缘膜161，制作只覆盖终端区域2的绝缘层162。
[0128]接着，如图8(c)所示，在绝缘层162之中、所形成的场板电极14与η形支柱121及P形支柱122交叉的区域上，利用光刻法形成光罩17。此时形成着光罩17的区域也表示在图8(d)的俯视图中。
[0129]接着，如图8(e)所示，将绝缘层162之中未形成光罩的区域的表面蚀刻，使膜厚减小，由此获得绝缘层16。
[0130]通过使部分16b的膜厚比部分16a的膜厚厚，而第二部分14b与区域12b之间的距离比第一部分14a与区域12a之间的距离大。
[0131]此时，场板电极14的电位受距离较近的区域12a的电位大幅影响。即，场板电极14与区域12a之间的电位差变小，场板电极14与区域12b之间的电位差变大。
[0132]然而，由于第二部分14b与区域12b之间的距离较大，所以和部分16a的膜厚与部分16b的膜厚相等的情况相比，第二部分14b与区域12b之间所产生的电场变弱。
[0133]因此，根据本实施方式，与第一实施方式同样地，可降低第二部分14b与区域12b之间所产生的电场强度，抑制半导体装置300中的耐压的降低。
[0134]另外，由于第一部分14a与区域12a之间的距离比第二部分14b与区域12b之间的距离小，所以可相对于外部有效地遮蔽η形支柱121与ρ形支柱122的界面中的电场。
[0135]此外，所述第三实施方式的一个例子中，在X方向相邻的第一部分14a的间隔与在Y方向相邻的第二部分14b的间隔相等。然而，不限定于此，也可为在X方向相邻的至少两个第一部分14a的间隔比在Y方向相邻的至少两个第二部分14b的Y方向上的间隔小。或者，也可使在Y方向相邻的第二部分14b的间隔各不相同。
[0136]或者，也可与第二实施方式同样地，在第一部分14a之间设置着场板电极34。
[0137]通过将第一实施方式或第二实施方式与本实施方式组合，而更进一步减少场板电极与半导体区域之间所产生的电场。
[0138](第四实施方式)
[0139]使用图9及图10对第四实施方式进行说明。
[0140]图9是表不第四实施方式的半导体装置400的一部分的俯视图。
[0141]图10是表示第四实施方式的半导体装置400的一部分的剖视图。
[0142]图10(a)是图9的A-A’剖视图，图10(b)是图9的B-B，剖视图。
[0143]此外，在图9及图10中，对能够采用与第一实施方式相同的构成的要素，标注与图2及图3相同的符号，适当省略其详细的说明。
[0144]第四实施方式的半导体装置400例如包含IGBT。
[0145]半导体装置400中，代替半导体装置100中的漏极区域10，具有设置在衬底S的背面侧的缓冲区域36及集电极区域38。另外，半导体装置400具备设置在衬底S的正面上的发射极电极32。另外，半导体装置400具有设置在衬底S的正面侧的发射极区域22及集电极电极30。
[0146]缓冲区域36为η形半导体区域。缓冲区域36的η形杂质浓度比η形半导体区域11的η形杂质浓度高。
[0147]集电极区域38为ρ形半导体区域。集电极区域38的ρ形杂质浓度比η形半导体区域11的η形杂质浓度高。集电极区域38的ρ形杂质浓度例如与缓冲区域36的η形杂质浓度相等。
[0148]缓冲区域36设置在集电极区域38上。
[0149]集电极区域38与集电极电极30电连接。另外，发射极区域22与发射极电极32电连接。
[0150]η形半导体区域11设置在缓冲区域36上。半导体区域12设置在半导体区域11上。在半导体区域12的上方，设置着场板电极14。场板电极14与第一实施方式同样地，在X方向相邻的至少两个第一部分14a的间隔比在Y方向相邻的至少两个第二部分14b的间隔窄。
[0151]根据本实施方式，与第一实施方式同样地，可抑制半导体装置中的耐压的降低。
[0152]所述各实施方式中，对栅极电极设置在沟槽内的所谓沟槽型的MOSFET或IGBT进行了说明。然而，本发明并不限定于此，也可应用于栅极电极平面地设置在半导体衬底的表面上的所谓平面型的MOSFET或IGBT。
[0153]对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些新颖的实施方式也可以利用其他各种方式而实施，在不脱离发明主旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围及主旨中，且包含在权利要求所记载的发明及其均等范围内。另外，所述各实施方式可以相互组合而实施。
[0154][符号的说明]
[0155]I 元件区域
[0156]2终端区域
[0157]10漏极区域
[0158]11n形半导体区域
[0159]121η 形支柱
[0160]122P 形支柱
[0161]14场板电极
[0162]16绝缘层
[0163]20基极区域
[0164]22发射极区域
[0165]22源极区域
[0166]24栅极电极
[0167]30漏极电极
[0168]32源极电极
[0169]34场板电极
[0170]36缓冲区域
[0171]38集电极区域
【主权项】
1.一种半导体装置，其特征在于包括: 第一导电型的第一半导体区域； 第二导电型的第二半导体区域，设置在所述第一半导体区域内，在第一方向延伸，且在与所述第一方向正交的第二方向设置着多个； 元件区域；以及 终端区域，包围所述元件区域； 所述元件区域包括: 第二导电型的第三半导体区域，设置在所述第二半导体区域上； 第一导电型的第四半导体区域，选择性地设置在所述第三半导体区域上；以及 栅极电极，隔着栅极绝缘层而与所述第三半导体区域及所述第四半导体区域相邻；且 所述终端区域包括多个第一电极； 所述多个第一电极包含: 第一部分，在所述第一方向延伸；以及 第二部分，在所述第二方向延伸；且 设置在所述第一半导体区域上及所述第二半导体区域上，在所述第二方向相邻的所述第一部分的间隔比在所述第一方向相邻的所述第二部分的间隔窄。2.根据权利要求1所述的半导体装置，其特征在于:在所述第一方向相邻的多个所述第二部分的间隔各不相同。3.根据权利要求1所述的半导体装置，其特征在于:在所述第一方向相邻的所述第二部分的间隔为越接近所述第四半导体区域则越宽。4.根据权利要求1至3中任一项所述的半导体装置，其特征在于还包括:第二电极，设置在所述第二方向相邻的所述第一部分之间， 所述第二电极并未设置在所述第一方向相邻的所述第二部分之间。5.根据权利要求1至3中任一项所述的半导体装置，其特征在于:所述第一方向上的所述第一部分等间隔地设置， 所述多个第一电极中在所述第二方向相邻的至少两个所述第一部分的间隔比在所述第一方向相邻的所述第二部分的间隔窄。6.一种半导体装置，其特征在于包括: 第一导电型的第一半导体区域； 第二导电型的第二半导体区域，设置在所述第一半导体区域内，在第一方向延伸，且在与所述第一方向正交的第二方向设置着多个； 元件区域；以及 终端区域，包围所述元件区域； 所述元件区域包括: 第二导电型的第三半导体区域，设置在所述第二半导体区域上； 第一导电型的第四半导体区域，选择性地设置在所述第三半导体区域上；以及 栅极电极，隔着栅极绝缘层而与所述第三半导体区域及所述第四半导体区域相邻；且 所述终端区域包括: 第一电极，在所述第一半导体区域上及所述第二半导体区域上设置着多个，且包含: 第一部分，在所述第一方向延伸； 第二部分，在所述第二方向延伸； 绝缘层，设置在所述第一半导体区域与所述多个第一电极之间及所述第二半导体区域与所述多个第一电极之间，且设置着所述第二部分的部分的膜厚比设置着所述第一部分的部分的膜厚更厚。
【文档编号】H01L29/78GK105990435SQ201510100342
【公开日】2016年10月5日
【申请日】2015年3月6日
【发明人】山下浩明, 小野升太郎, 浦秀幸, 泉泽优
【申请人】株式会社东芝