半导体装置的制造方法
【专利摘要】实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、第1电极、第1绝缘层、及第2电极。第1半导体区域具有第1区域与第2区域。第2区域设置于第1区域的周围。第2半导体区域设置于第1半导体区域上。第3半导体区域设置于第1半导体区域上。第1电极设置于第3半导体区域上。第1电极与第3半导体区域电性连接。第1绝缘层设置于第1电极上。第2电极设置于第2半导体区域上。第2电极与第2半导体区域电性连接。第2电极的一部分位于第1绝缘层上。
【专利说明】半导体装置
[_1] L相关串请案I
[0002]本申请案享有以日本专利申请2015-52245号(申请日:2015年3月16日)为基础申请案的优先权。本申请案通过参照此基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]在电力控制等用途中所使用的二极管或M0SFET(Metal Oxide SemiconductorField Effect Transistor，金属氧化物半导体场效应晶体管)、IGBT(Insulated GateBipolar Transistor，绝缘栅双极晶体管)等半导体装置中，为了提高耐受电压而在元件区域的周围设置终端区域。存在如下情况:在终端区域的阴极侧，为了抑制从元件区域扩展的空乏层到达半导体装置的外缘，而设置具有与阳极电极的电位大致相等的电位的半导体区域、及连接于此半导体区域的电极。在此情况下，由于连接于半导体区域的电极与阴极电极之间的距离较短，因此这些电极之间的电场强度变高。
[0005]另一方面，在半导体装置的使用时或可靠性测试中，因施加至半导体装置的热及电压，而导致密封树脂等半导体装置外部的材料中所包含的离子移动至设置于这些电极之间的绝缘部。此时，如果电极间的电场强度较高，则移动至绝缘部的离子在绝缘部的内部极化。从而存在如下情况:因离子在绝缘部的内部极化而导致半导体区域中的电场分布受到影响，从而半导体装置的耐受电压劣化。
[0006]因此，于在终端区域具有半导体区域、及连接于该半导体区域的电极的半导体装置中，需要可抑制耐受电压的变动的技术。
【发明内容】
[0007]本发明的实施方式提供一种能够抑制终端区域中的耐受电压的变动的半导体装置。
[0008]实施方式的半导体装置具有第I导电型的第I半导体区域、第2导电型的第2半导体区域、第I导电型的第3半导体区域、第I电极、第I绝缘层、及第2电极。
[0009]第I半导体区域具有第I区域与第2区域。第2区域设置于第I区域的周围。
[0010]第2半导体区域设置于第I半导体区域上。
[0011]第3半导体区域设置于第I半导体区域上。
[0012]第I电极设置于第3半导体区域上。第I电极与第3半导体区域电性连接。
[0013]第I绝缘层设置于第I电极上。
[0014]第2电极设置于第2半导体区域上。第2电极与第2半导体区域电性连接。第2电极的一部分位于第I绝缘层上。
【附图说明】
[0015]图1是表示第I实施方式的半导体装置的俯视图。
[0016]图2是图1的A-A’剖视图。
[0017]图3是图1的B-B’剖视图。
[0018]图4是图1的C-C’剖视图。
[0019]图5是图1的D-D’剖视图。
[0020]图6是表示第2实施方式的半导体装置的俯视图。
[0021]图7是图6的A-A’剖视图。
[0022]图8是表示第3实施方式的半导体装置的俯视图。
[0023]图9是图8的A-A’剖视图。
[0024]图10是表示第4实施方式的半导体装置的一部分的剖视图。
[0025]图11是表示第5实施方式的半导体装置的俯视图。
[0026]图12是图11的A-A’剖视图。
【具体实施方式】
[0027]以下，一边参照附图一边对本发明的各实施方式进行说明。
[0028]附图为示意图或概念图，各部分的厚度与宽度的关系、部分之间的大小的比率等未必与实际情况相同。即便是表示相同部分的情况，也存在相互的尺寸或比率根据附图而不同地表示的情况。
[0029]在本申请案的说明书与各图中，对与已说明的要素相同的要素标注相同的符号，并适当省略详细的说明。
[0030]在各实施方式的说明中，使用XYZ正交座标系。将与半导体层S的主面平行的方向、且相互正交的2个方向设为X方向(第3方向)及Y方向(第2方向)，将与这些X方向及Y方向的两者正交的方向设为Z方向(第I方向)。
[0031]在以下的说明中，n+、n、n及p+、p、p的记载是表示各导电型的杂质浓度的相对性的高低。即，n+表示η型的杂质浓度相对高于η，η表示η型的杂质浓度相对低于η。ρ +表示P型的杂质浓度相对高于P，P表示P型的杂质浓度相对低于P。
[0032]也可针对以下所说明的各实施方式，使各半导体区域的ρ型与η型反转而实施各实施方式。
[0033](第I实施方式)
[0034]使用图1?图5对第I实施方式的半导体装置100进行说明。
[0035]图1是表示第I实施方式的半导体装置100的俯视图。
[0036]图2是图1的Α-Α’剖视图。
[0037]图3是图1的Β-Β’剖视图。
[0038]图4是图1的C-C’剖视图。
[0039]图5是图1的D-D’剖视图。
[0040]在图1中，用虚线表不多个栅极电极11的一部分。
[0041]第I实施方式的半导体装置100例如为M0SFET。
[0042]第I实施方式的半导体装置100具有η+型漏极区域1、η型半导体区域2 (第I导电型的第I半导体区域)、P型基极区域3 (第2导电型的第2半导体区域)、n+型源极区域4 (第I导电型的第5半导体区域)、n+型半导体区域5 (第I导电型的第3半导体区域)、栅极绝缘层10、栅极电极11、场板电极13、绝缘层23、绝缘层25(第I绝缘层)、漏极电极30、源极电极31(第2电极)、电极33(第I电极)、电极35、及电极37。
[0043]半导体层S具有正面SI与背面S2。源极电极31设置于半导体层S的正面SI侦牝漏极电极30设置于半导体层S的背面S2侦U。
[0044]图1所示的二点链线的内侧的区域为形成有包含ρ型基极区域3及n+型源极区域4、栅极电极11等的MOSFET的元件区域Rl (第I区域)。另一方面，图1所示的二点链线的外侧的区域为不包含MOSFET的终端区域R2 (第2区域)。如图1所示，终端区域R2设置于元件区域Rl的周围。
[0045]如图2所示，n+型漏极区域I设置于半导体层S的背面S2侧。η +型漏极区域I设置于元件区域Rl及终端区域R2的两者。η+型漏极区域I与漏极电极30电性连接。
[0046]η型半导体区域2在元件区域Rl及终端区域R2设置于η +型漏极区域I上。
[0047]ρ型基极区域3在元件区域Rl中选择性地设置于η型半导体区域2上。ρ型基极区域3例如在X方向上设置有多个，各个P型基极区域3沿Y方向延伸。
[0048]η+型源极区域4在半导体层S的正面SI部分选择性地设置于P型基极区域3上。η+型源极区域4在X方向上设置有多个，各个η +型源极区域4沿Y方向延伸。
[0049]在元件区域Rl中，在正面SI上设置有栅极电极11。栅极电极11在X方向上设置有多个。各个栅极电极11隔着栅极绝缘层10而与η型半导体区域2的一部分、ρ型基极区域3、及η+型源极区域4的一部分对向。
[0050]在正面SI上设置有源极电极31。ρ型基极区域3及η+型源极区域4与源极电极31电性连接。在栅极电极11与源极电极31之间设置有绝缘层，栅极电极11与源极电极31电性分离。
[0051]在对漏极电极30施加有相对于源极电极31为正的电压的状态下，对栅极电极11施加阈值以上的电压，由此MOSFET成为导通状态。此时，在ρ型基极区域3的栅极绝缘层10附近的区域形成通道(反转层)。
[0052]在终端区域R2的正面SI上设置有场板电极13。场板电极13被绝缘层23包围，而与栅极电极U、漏极电极30、及源极电极31电性分离。
[0053]对场板电极13施加例如相对于η型半导体区域2为负的电压。通过对场板电极13施加电压，而使多个ρ型基极区域3周围的η型半导体区域2空乏化。
[0054]在终端区域R2中，在η型半导体区域2上以包围元件区域Rl的方式设置有η +型半导体区域5。
[0055]电极33以包围元件区域Rl的方式设置于η+型半导体区域5上，且与η +型半导体区域5电性连接。
[0056]例如，如图2所不，电极33包含第I部分33a与第2部分33b。第I部分33a设置于绝缘层23上，第2部分33b设置于n+型半导体区域5上。因此，第I部分33a的Z方向的长度LI短于第2部分33b的Z方向的长度L2。
[0057]电极35是以包围元件区域Rl的方式设置。具体而言，电极35包围栅极电极11与源极电极31的一部分，且被电极33包围。在Z方向上，电极35的一部分设置于n+型半导体区域5与第I部分33a之间，电极35的另一部分设置于η型半导体区域2与第I部分33a之间。
[0058]此处，将电极35的元件区域Rl侧的端部与栅极电极11之间的X方向上的距离设为D1，将n+型半导体区域5与栅极电极11之间的X方向上的距离设为D2，且将电极33的元件区域Rl侧的端部与栅极电极11之间的X方向上的距离设为D3。
[0059]第I部分33a的一部分相对于电极35、第2部分33b、及n+型半导体区域5而设置于元件区域Rl侧。电极35的一部分相对于n+型半导体区域5而设置于元件区域Rl侦U。
[0060]因此，如图2所示，距离Dl长于距离D3，且短于距离D2。
[0061]n+型半导体区域5具有与η +型漏极区域I的电位大致相同的电位。因此，连接于η+型半导体区域5的电极33及电极35也具有与η +型漏极区域I的电位大致相同的电位。电极35也可电性浮动。即便在此情况下，由于电极35与η+型半导体区域5近接设置，因此电极35的电位与η+型漏极区域I的电位大致相同。
[0062]源极电极31例如具有第I源极电极层311、第2源极电极层312、及连接部313。第2源极电极层312经由连接部313而与第I源极电极层311电性连接。
[0063]第I源极电极层311设置于正面SI上。在X方向及Y方向上，在第I源极电极层311的一部分与第2部分33b之间设置有绝缘层23。在第I源极电极层311、绝缘层23、及电极33上设置有绝缘层25，第2源极电极层312设置于绝缘层25上。
[0064]连接部313可为设置于第I源极电极层311与第2源极电极层312之间且沿X-Y面扩展的导电层。设置连接部313的位置能够在第I源极电极层311与第2源极电极层312之间适当地变更。
[0065]第2源极电极层312具有设置于终端区域R2的第I部分31a。第I部分31a位于电极33上。具体而言，第I部分31a的一部分在Z方向上隔着绝缘层25而与第2部分33b的至少一部分及第I部分33a重叠。第I部分31a沿X-Y面设置为环状。
[0066]如图2所示，第2源极电极层312与电极33之间的最短的距离D4，例如短于第I源极电极层311与电极33之间的最短的距离D5。
[0067]如图3所示，栅极电极11经由连接部12而连接于电极37。电极37例如具有第I电极层371、第2电极层372、及连接部373。第2电极层372经由连接部373而与第I电极层371电性连接。电极37作为栅极垫而发挥功能，对多个栅极电极11供给共通的栅极电位。
[0068]连接部373可为设置于第I电极层371与第2电极层372之间且沿X-Y面扩展的导电层。设置连接部373的位置能够在第I电极层371与第2电极层372之间适当变更。
[0069]在电极37与ρ型半导体区域3之间设置有绝缘层，电极37与设置于半导体层S中的各半导体区域电性分离。
[0070]在X方向及Y方向上，在第I电极层371与第I源极电极层311之间设置有绝缘层25。第2电极层372在X方向及Y方向上，与第I源极电极层311隔着间隙而并列。或，也可在第2电极层372与第I源极电极层311之间设置未图示的绝缘层。
[0071]半导体层S的主成分例如为硅。半导体层S的主成分也可为碳化硅、氮化镓、或砷化镓等。
[0072]针对栅极电极11、场板电极13、及电极35，例如使用多晶硅。
[0073]针对漏极电极30、源极电极31、及电极33，例如使用铝、镍、铜、或钛等金属。
[0074]针对栅极绝缘层10、绝缘层23、及绝缘层25，例如使用氧化娃。也可针对绝缘层23及绝缘层25，使用其他半导体材料的氧化物或金属材料的氧化物。
[0075]接下来，对本实施方式的作用及效果进行说明。
[0076]在本实施方式中，在设置于终端区域R2的电极33上设置有绝缘层25，在此绝缘层25上设置有源极电极31的一部分。通过采用这种构成，而能够抑制终端区域中的耐受电压的变动。
[0077]作为比较例，对源极电极31不具有第2源极电极层312及连接部313的情况进行说明。在此情况下，在源极电极31与电极33之间，在X方向及Y方向上产生电场。进而，由于电极33的一部分较n+型半导体区域5及电极35设置于更靠元件区域Rl侧，因此电极33与源极电极31之间的距离变短，从而电极33与源极电极31之间的电场强度变高。
[0078]如果电极33与源极电极31之间的电场强度变高，则移动至配置于这些电极之间的绝缘部的离子沿电场方向极化。此时，离子极化的方向为与在半导体装置中从元件区域Rl朝向终端区域R2产生电位的梯度的方向相同的方向。因此，此极化对半导体层S中的电位的分布(等电位线的扩展)造成影响，从而半导体装置的耐受电压有可能变动。
[0079]根据本实施方式，由于在绝缘层25上设置有源极电极31的一部分，因此能够使在电极33与源极电极31之间产生的电场的方向相对于X方向及Y方向而朝向Z方向倾斜。即，可增大电场方向相对于X方向及Y方向的斜率。因此，即便于在电极33与源极电极31之间的绝缘部产生离子的极化的情况下，也可降低因极化而半导体装置的耐受电压受到的影响。
[0080]此时，通过使源极电极31的该一部分与电极33的至少一部分在Z方向上隔着绝缘层25而重叠，而能够使在电极33与源极电极31之间产生的电场的方向更朝向Z方向。即，可进而增大电场方向相对于X方向及Y方向的斜率。其结果，可进而降低在电极33与源极电极31之间的绝缘部产生的离子的极化对半导体装置的耐受电压造成的影响。
[0081]通过使第2源极电极层312与电极33之间的最短的距离D7短于第I源极电极层311与电极33之间的最短的距离D8，而能够使在电极33与源极电极31之间产生的电场的方向更适当地朝向Z方向。
[0082](第2实施方式)
[0083]使用图6及图7对第2实施方式的半导体装置200进行说明。
[0084]图6是表示第2实施方式的半导体装置200的俯视图。
[0085]图7是图6的A-A’剖视图。
[0086]在图6中，用虚线表示栅极电极11的一部分、与P型半导体区域6。
[0087]半导体装置200在与半导体装置100的比较中，例如在不具备场板电极13而具备P型半导体区域6的方面不同。
[0088]如图6所示，ρ型半导体区域6在终端区域R2中设置为环状。P型半导体区域6例如设置有多个，一 P型半导体区域6被另一 P型半导体区域6包围。
[0089]如图6及图7所示，多个ρ型基极区域3及多个n+型源极区域4被ρ型半导体区域6包围。ρ型半导体区域6被η+型半导体区域5包围。图6所示的ρ型半导体区域6的数量为一例，P型半导体区域6的数量可较此数量多，也可较此数量少。
[0090]通过设置ρ型半导体区域6，而使空乏层从η型半导体区域2与ρ型半导体区域6的结扩展。因此，能够抑制多个P型基极区域3中在X方向或Y方向上位于端部的P型基极区域3中的电场集中。
[0091 ] 另一方面，通过设置有ρ型半导体区域6，而在终端区域R2的正面SI侧，局部地显现电场强度较高的部分。如果沿电极33与源极电极31之间的电场移动的离子被通过ρ型半导体区域6产生的电场吸引，则终端区域R2中的电位的分布不稳定，从而半导体装置的耐受电压容易变动。
[0092]根据本实施方式，能够使在电极33与源极电极31之间产生的电场的方向相对于X方向及Y方向而朝向Z方向倾斜。因此，本实施方式在半导体装置具备P型半导体区域6的情况下尤其有效。通过将本实施方式应用于具备P型半导体区域6的半导体装置，能够一边提高耐受电压，一边抑制耐受电压的变动。
[0093](第3实施方式)
[0094]使用图8及图9对第3实施方式的半导体装置300进行说明。
[0095]图8是表示第3实施方式的半导体装置300的俯视图。
[0096]图9是图8的Α-Α’剖视图。
[0097]在图8中，为了说明半导体装置200的构造，而用虚线表示设置有P型半导体区域7的位置的一部分。
[0098]半导体装置300在与半导体装置100的比较中，例如，在不具备场板电极13而具备ρ型半导体区域7的方面不同。
[0099]例如，如图8所示，ρ型半导体区域7在X方向上设置有多个。各个ρ型半导体区域7例如沿栅极电极11在Y方向上延伸。ρ型半导体区域7的一部分设置于终端区域R2o
[0100]ρ型半导体区域7并不限定于图8所示的例，例如也可为在Y方向上设置有多个，各个P型半导体区域7沿X方向延伸。或，ρ型半导体区域7也可在X方向及Y方向上设置有多个。或，P型半导体区域7也可环状地设置有多个。
[0101]如图9所示，ρ型半导体区域7在半导体层S中设置有多个。多个ρ型半导体区域7的一部分设置于元件区域R1，多个ρ型半导体区域的另一部分设置于终端区域R2。
[0102]在元件区域Rl中，在ρ型半导体区域7上设置有ρ型基极区域3。在终端区域R2中，绝缘层23及25位于ρ型半导体区域7上。
[0103]ρ型半导体区域7的杂质浓度例如以P型半导体区域7中所包含的ρ型杂质的总量与位于P型半导体区域7之间的η型半导体区域2a中所包含的η型杂质的总量相等的方式设定。η型半导体区域2a与ρ型半导体区域7构成超级结构造。
[0104]在MOSFET为断开状态，且相对于源极电极31的电位而对漏极电极30施加正电位时，空乏层从η型半导体区域2a与ρ型半导体区域7的pn结扩展。由于η型半导体区域2a及ρ型半导体区域7在相对于η型半导体区域2a与ρ型半导体区域7的结垂直的方向上空乏化，从而抑制相对于η型半导体区域2a与ρ型半导体区域7的结平行的方向的电场集中，因此获得较高之耐受电压。
[0105]然而，在设置有P型半导体区域7的情况下，终端区域R2的正面SI侧的电场强度较不设置P型半导体区域7的情况高。因此，由于电极33与源极电极31之间的电场而导致终端区域R2中的电位的分布不稳定，半导体装置的耐受电压容易变动。
[0106]根据本实施方式，能够使在电极33与源极电极31之间产生的电场的方向相对于X方向及Y方向而向Z方向倾斜。因此，本实施方式在半导体装置具备P型半导体区域7的情况下尤其有效。通过将本实施方式应用于具备P型半导体区域7的半导体装置，而能够一边提高耐受电压一边抑制耐受电压的变动。
[0107]以上，以在半导体层S上形成有栅极电极11的平面型MOSFET为例，对本发明的第I实施方式至第3实施方式进行了说明。然而，这些实施方式并不限定于平面型M0SFET，也可应用于栅极电极11设置于半导体层S中的沟槽型M0SFET。
[0108](第4实施方式)
[0109]使用图10对第4实施方式的半导体装置400进行说明。
[0110]图10是表不第4实施方式的半导体装置400的一部分的剖视图。
[0111]第4实施方式的半导体装置400例如为IGBT。
[0112]第4实施方式的半导体装置400具有p+型集极区域8、n型半导体区域la、n型半导体区域2 (第I导电型的第I半导体区域)、p型基极区域3 (第2导电型的第2半导体区域)、n+型发射区域4 (第5半导体区域)、n +型半导体区域5 (第3半导体区域)、栅极绝缘层10、栅极电极11、绝缘层23、绝缘层25(第I绝缘层)、集极电极30、发射极电极31 (第2电极)、电极33 (第I电极)、电极35、及电极37 (第3电极)。
[0113]半导体装置400在与半导体装置100的比较中，在还具备P+型集极区域8，且作为IGBT发挥功能的方面不同。在半导体装置400中，电极31为发射极电极，电极30为集极电极。
[0114]在p+型集极区域8与η型半导体区域2之间，例如代替半导体装置100中的η +型半导体区域1，而设置有η型半导体区域la。η型半导体区域Ia会作为缓冲区域发挥功會K。
[0115]根据本实施方式，能够在IGBT中，抑制由在电极33与发射极电极31之间产生的电场所致的耐受电压的变动。
[0116](第5实施方式)
[0117]使用图11及图12对第5实施方式的半导体装置500进行说明。
[0118]图11是表示第5实施方式的半导体装置500的俯视图。
[0119]图12是图11的Α-Α’剖视图。
[0120]第5实施方式的半导体装置500例如为二极管。
[0121]第5实施方式的半导体装置500具有η+型半导体区域1、η型半导体区域2 (第I导电型的第I半导体区域)、ρ型半导体区域3 (第2导电型的第2半导体区域)、ρ+型半导体区域9、η+型半导体区域5 (第3半导体区域)、绝缘层23、绝缘层25 (第I绝缘层)、阳极电极30、阴极电极31(第2电极)、电极33(第I电极)、及电极35。
[0122]在半导体装置500中，电极31为阴极电极，电极30为阳极电极。如图11所示，阴极电极31设置于元件区域Rl及终端区域R2。
[0123]如图12所示，在元件区域Rl中，在η型半导体区域2上设置有ρ型半导体区域
3。在P型半导体区域3上，例如选择性地设置有ρ+型半导体区域9。ρ+型半导体区域9也可设置于P型半导体区域3的整个表面上。
[0124]p+型半导体区域9贯通ρ型半导体区域3，ρ +型半导体区域9的一部分也可到达η型半导体区域2。即，也可为ρ +型半导体区域9的一部分被ρ型半导体区域3包围，且ρ +型半导体区域9的另一部分被η型半导体区域2包围。
[0125]P型半导体区域3及ρ+型半导体区域9与阴极电极31电性连接。关于阴极电极31的构造，能够采用与第I实施方式中说明的源极电极31相同的构造。关于其他的例如电极33及电极35的构造，也能够采用与第I实施方式中说明的构造相同的构造。η+型半导体区域5、电极33、及电极35与第I实施方式同样地具有与阳极电极30的电位大致相同的电位。
[0126]即便在本实施方式中，也可与第I实施方式同样地抑制因在电极33与阴极电极31之间产生的电场所致半导体装置的耐受电压变动。
[0127]可将各半导体区域中的载流子浓度看作与各半导体区域中的有效的杂质浓度相等。因此，关于以上所说明的各实施方式中的各半导体区域之间的杂质浓度的相对性的高低，例如，能够使用SCM(Scanning Capacitance Microscopy，扫描型静电电容显微镜)进行确认。
[0128]以上，虽然例示了本发明的若干实施方式，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能够以其他各种形态实施，且可在不脱离发明的主旨的范围内，进行各种省略、替换、变更等。这些实施方式或其变形例包含于发明的范围或主旨内，并且包含于权利要求书所记载的发明及其均等的范围内。此外，所述各实施方式可相互组合而实施。
【主权项】
1.一种半导体装置，其特征在于具备: 第I导电型的第I半导体区域，包含第I区域及第2区域，第2区域设置于第I区域的周围； 第2导电型的第2半导体区域，在所述第I区域中设置于所述第I半导体区域上； 第I导电型的第3半导体区域，在所述第2区域中设置于所述第I半导体区域上； 第I电极，设置于所述第3半导体区域上，所述第I电极与所述第3半导体区域电性连接； 第I绝缘层，设置于所述第I电极上；以及 第2电极，设置于所述第2半导体区域上，所述第2电极与所述第2半导体区域电性连接，所述第2电极的一部分位于所述第I绝缘层上。2.根据权利要求1所述的半导体装置，其特征在于:所述第I电极的一部分相对于所述第3半导体区域而设置于所述第I区域侧。3.根据权利要求2所述的半导体装置，其特征在于:所述第2电极包含第I部分，且 所述第I部分在从所述第I半导体区域朝向所述第2半导体区域的第I方向上，隔着所述第I绝缘层而与所述第I电极的至少一部分重叠。4.根据权利要求3所述的半导体装置，其特征在于:所述第I部分设置为环状。5.根据权利要求1所述的半导体装置，其特征在于还具备设置于所述第I半导体区域上的第2导电型的第4半导体区域，所述第4半导体区域位于所述第2半导体区域的周围，且所述第4半导体区域被所述第3半导体区域包围。6.根据权利要求1所述的半导体装置，其特征在于还具备: 第I导电型的第5半导体区域，设置于所述第2半导体区域上； 栅极电极；以及 栅极绝缘层，至少一部分设置于所述第2半导体区域与所述栅极电极之间。7.根据权利要求1所述的半导体装置，其特征在于还具备第2导电型的第6半导体区域，所述第6半导体区域的至少一部分被所述第2半导体区域包围，且所述第6半导体区域的第2导电型的载流子浓度高于所述第2半导体区域的第2导电型的载流子浓度。8.根据权利要求6所述的半导体装置，其特征在于还具备设置于所述栅极电极上的第3电极，所述第3电极与所述栅极电极电性连接，且所述第3电极的一部分设置于所述第I绝缘层上。9.根据权利要求6所述的半导体装置，其特征在于还具备第2导电型的多个第7半导体区域，各个所述第7半导体区域设置于所述第I半导体区域与所述第2半导体区域之间，且各个所述第7半导体区域被所述第I半导体区域包围。10.根据权利要求9所述的半导体装置，其特征在于:各个所述第7半导体区域沿相对于从所述第I半导体区域朝向所述第2半导体区域的第I方向垂直的第2方向延伸，且 所述多个第7半导体区域在相对于所述第I方向及所述第2方向垂直的第3方向上并列。11.根据权利要求10所述的半导体装置，其特征在于:各个所述第7半导体区域的第2导电型的载流子浓度低于所述第2半导体区域的第2导电型的载流子浓度。12.根据权利要求6所述的半导体装置，其特征在于还具备设置于所述第I半导体区域下的第2导电型的第8半导体区域。13.根据权利要求12所述的半导体装置，其特征在于:所述第8半导体区域的第2导电型的载流子浓度高于所述第I半导体区域的第I导电型的载流子浓度。14.根据权利要求1所述的半导体装置，其特征在于:所述第I绝缘层包含半导体的氧化物或金属的氧化物。15.根据权利要求2所述的半导体装置，其特征在于还具备被所述第I电极包围的第4电极，所述第4电极的一部分设置于所述第I电极的所述一部分与所述第I半导体区域之间，所述第4电极的另一部分设置于所述第I电极的另一部分与所述第3半导体区域的一部分之间。
【文档编号】H01L29/78GK105990437SQ201510553386
【公开日】2016年10月5日
【申请日】2015年9月2日
【发明人】泉泽优, 石桥弘, 大田浩史, 佐伯秀, 佐伯秀一, 奥畠隆嗣, 小野升太郎
【申请人】株式会社东芝