槽栅功率器件及制作方法

槽栅功率器件及制作方法
【专利摘要】本发明揭示了一种槽栅功率器件及其制作方法。本发明提供的一种槽栅功率器件及制作方法，通过将沟槽中的所述栅极材料层具有高于第二阻止层的一部分并将这一部分氧化形成第二氧化层，且所述第二氧化层覆盖部分第二阻止层，从而使整个槽栅结构被保护住，在现有光刻设备条件下使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响，实现更小线宽和更大的套刻余量产品的生产，使产品的参数和可靠性满足要求。
【专利说明】
槽栅功率器件及制作方法
技术领域
[0001] 本发明涉及半导体设备领域，特别是涉及一种槽栅功率器件及制作方法。
【背景技术】
[0002] 功率器件可分为功率1C(集成电路)器件和功率分立器件两类，功率分立器件又包 括功率M0SFET(金属-氧化物半导体场效应晶体管）、大功率晶体管和IGBT(绝缘栅双极型晶 体管)等器件。早期功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大 功率、高性能成为了主要的发展趋势。以平面工艺M0SFET器件为例，由于其本身体内JFET (结型场效应晶体管)寄生电阻的限制，单个原胞的面积减小有限，这样就使增加原胞密度 变得很困难，很难使平面工艺M0SFET的导通电阻(RDS0N)进一步减小。沟槽工艺由于将沟道 从水平变成垂直，消除了平面结构寄生JFET电阻的影响，使元胞尺寸大大缩小，在此基础上 可增加原胞密度，提高单位面积芯片内沟道的总宽度，就可以使得器件在单位硅片上的沟 道宽长比增大从而使电流增大、导通电阻下降以及相关参数得到优化，实现了更小尺寸的 管芯拥有更大功率和高性能的目标，因此沟槽工艺越来越多运用于新型功率器件中。
[0003] 随着半导体技术的发展，为了实现更低的成本优势以及最小线宽持续变小，现有 典型的沟槽功率器件中沟槽和接触孔的线宽变小，Pi tch (节距)宽度同时压缩，使得接触孔 和栅极沟槽间的间距变窄，此时如果接触孔的线宽做不到足够小，对偏精度就不能满足余 量要求，进而出现对偏等工艺问题，将会直接导致器件的结构难以实现，进而导致Vth(阈值 电压）、BVds(漏源击穿电压）、Rdson甚至GS短路(栅源短路)等参数异常，形成可靠性风险。
[0004] 图1所示为现有技术中沟槽功率器件中M0SFET在光刻设备极限能力下容易出现的 问题示意图。其中，A区域代表的是接触孔4的正常形貌，此时接触孔4在半导体衬底1表面形 成的线宽为d 1，接触孔4与其相邻的沟槽5的间距分别为a 1和a2。当d 1的宽度在光刻设备的 能力范围内时，其接触孔4不会出现曝光不足、分辨率不佳等导致的形貌问题。当设备套刻 能力较佳的情况下，al和a2均能满足产品设计的对偏余量范围，|al_a2|越小越好，当al_a2 =〇时，说明对准精度最佳，套刻能力最佳。
[0005] B区域代表的是当接触孔4的光刻线宽按设备极限能力设计但仍然不满足预定的 线宽设计要求，最终使接触孔4和沟槽5内的栅氧3、多晶硅2将要接触甚至已经接触上时的 异常形貌。此时接触孔4在半导体衬底1表面形成的线宽为d2,接触孔4与其相邻的沟槽5的 间距分别为bl和b2。当bl和b2均小于产品允许的间距要求时，会出现Vth、BVds、Rdson等参 数异常，存在可靠性风险。当bl和b2已经无限小甚至为负数时候，接触孔4已经和沟槽5内的 栅氧3、多晶硅2接触，会出现GS短路等参数异常。这是典型的线宽偏大、设备能力不能满足 产品更小尺寸加工的失效情况。
[0006] C区域代表的是当接触孔4的光刻线宽满足小线宽要求，但光刻设备套刻能力不能 满足产品结构要求，最终使接触孔4不在左右沟槽5的中间导致参数异常的结构形貌。此时 接触孔4在半导体衬底1表面形成的线宽为d3,接触孔4与其相邻的沟槽5的间距分别为cl和 c2,其中，cl远大于产品设计的对偏余量范围，c2又小于产品设计的对偏余量范围甚至接触 孔4无限接近沟槽5内的栅氧3、多晶硅2，也容易出现Vth、BVds、Rdson甚至GS短路等参数异 常。这是典型的光刻设备线宽能力正常但套刻精度不能满足产品更小尺寸的失效情况。如 果在C区域中，cl和c2均在产品设计的对偏范围内则可以避免各种失效。
[0007] 因此，如何在现有光刻设备条件下实现更小线宽，保证接触孔到槽栅结构的间距， 从而使接触孔与沟槽套刻有足够的余量，从而实现更小线宽的器件结构的生产，同时使产 品的参数和可靠性满足要求，是本技术领域人员所要研究的内容。

【发明内容】

[0008] 本发明的目的在于提供一种槽栅功率器件及制作方法，保护槽栅结构，在现有光 刻设备条件下使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响，实现更小线宽和 更大的套刻余量产品的生产，使产品的参数和可靠性满足要求。
[0009] 为解决上述技术问题，本发明提供一种槽栅功率器件的制作方法，包括：
[0010] 提供半导体衬底；
[0011] 在所述半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层；
[0012] 刻蚀所述第三阻止层、第二阻止层、第一阻止层以及部分厚度的半导体衬底以形 成第一沟槽和第二沟槽；
[0013] 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层；
[0014] 在所述第一沟槽及第二沟槽中形成栅极材料层，去除第三阻止层，所述栅极材料 层具有高于所述第二阻止层的一部分；
[0015]氧化栅极材料层，使得所述栅极材料层高于所述第二阻止层的一部分产生第二氧 化层，且所述第二氧化层覆盖部分第二阻止层；
[0016] 去除所述第二阻止层中未被第二氧化层覆盖的部分；
[0017] 在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
[0018] 在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区；
[0019] 在所述半导体衬底上形成覆盖介质层；
[0020] 刻蚀所述覆盖介质层至所述半导体衬底中，形成接触孔，所述接触孔位于第一沟 槽两侧和第二沟槽中；以及
[0021 ]在所述接触孔底部形成P型区。
[0022] 可选的，对于所述的槽栅功率器件的制作方法，所述第一阻止层、第二阻止层及第 三阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。
[0023] 可选的，对于所述的槽栅功率器件的制作方法，所述第一阻止层的厚度为 100A-8001所述第二阻止层的厚度为100太-2000Λ，所述第三阻止层的厚度为 100A-20000A〇
[0024] 可选的，对于所述的槽栅功率器件的制作方法，所述第一沟槽的宽度为0.05μπι-1μ m，深度为0.1μηι-10μηι;所述第二沟槽的宽度为0.5μηι-5μηι，深度为0.1μηι-50μηι。
[0025] 可选的，对于所述的槽栅功率器件的制作方法，在形成第一沟槽和第二沟槽之后， 在生长栅介电层之前，还包括：
[0026] 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁形成第一氧化层； [0027]去除所述第一氧化层。
[0028] 可选的，对于所述的槽栅功率器件的制作方法，在所述第一沟槽及第二沟槽中形 成栅极材料层之后，在去除第三阻止层之前，还包括：
[0029] 去除淀积时产生在所述第三阻止层表面上的栅极材料层，使所述栅极材料层的上 表面与所述第三阻止层的上表面齐平。
[0030] 可选的，对于所述的槽栅功率器件的制作方法，采用湿法氧化工艺形成所述第二 氧化层。
[0031] 可选的，对于所述的槽栅功率器件的制作方法，所述第二氧化层厚度为 500A-I0000A。
[0032] 可选的，对于所述的槽栅功率器件的制作方法，所述覆盖介质层包括覆盖所述半 导体衬底的第一介质层。
[0033] 可选的，对于所述的槽栅功率器件的制作方法，所述覆盖介质层还包括覆盖所述 第一介质层的第二介质层。
[0034] 可选的，对于所述的槽栅功率器件的制作方法，所述第一介质层的材料为不掺杂 的二氧化硅、氮化硅、氮氧化硅的一种或多种组合;所述第二介质层的材料为硼磷硅玻璃。
[0035] 可选的，对于所述的槽栅功率器件的制作方法，所述第一介质层和第二介质层皆 由化学气相沉积工艺形成。
[0036] 可选的，对于所述的槽栅功率器件的制作方法，形成所述第二介质层的反应源气 包括SiH4、B2H6和/或PH 3;所述第二介质层中硼的质量百分比为1~5%，磷的质量百分比为2 ~6% 〇
[0037] 可选的，对于所述的槽栅功率器件的制作方法，所述第一介质层的厚度为 100A-5000A,所述第二介质层的厚度为2000A-丨5000A。
[0038] 可选的，对于所述的槽栅功率器件的制作方法，所述接触孔的侧壁与底壁的延长 线呈8〇° -89°角，所述接触孔的深度小于等于Ιμπι。
[0039] 可选的，对于所述的槽栅功率器件的制作方法，在所述接触孔底部形成Ρ型区之 后，还包括：
[0040] 在所述覆盖介质层上形成金属层，所述金属层填充所述接触孔;以及 [0041 ]在所述金属层上形成钝化层。
[0042]本发明还提供一种槽栅功率器件，包括：
[0043]半导体衬底；
[0044]位于所述半导体衬底上的第一阻止层；
[0045] 位于所述第一阻止层上的第二阻止层；
[0046] 贯穿所述第二阻止层、第一阻止层并延伸至所述半导体衬底中的第一沟槽和第二 沟槽；
[0047] 位于所述第一沟槽和第二沟槽的侧壁和底壁的栅介电层；
[0048] 位于所述第一沟槽和第二沟槽中的栅极材料层；
[0049] 位于所述第二阻止层及所述栅极材料层上的第二氧化层；
[0050] 位于所述半导体衬底中第一沟槽和第二沟槽两侧的Ρ阱；
[0051] 位于所述半导体衬底中第一沟槽和第二沟槽两侧所述Ρ阱上的Ν型区；
[0052] 位于所述半导体衬底上的覆盖介质层；
[0053]接触孔，所述接触孔位于所述第一沟槽两侧贯穿所述覆盖介质层、第一阻止层并 延伸至所述半导体衬底中，以及位于所述第二沟槽中贯穿所述覆盖介质层、第二氧化层并 延伸至所述栅极材料层中。
[0054]可选的，对于所述的槽栅功率器件，所述第一阻止层及第二阻止层的材料为二氧 化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。
[0055] 可选的，对于所述的槽栅功率器件，所述第一阻止层的厚度为100A-800A，所述 第二阻止层的厚度为100A-2000A。
[0056] 可选的，对于所述的槽栅功率器件，所述第一沟槽的宽度为0.05μπι-1μπι，深度为 0 · ΙμL?-ΙΟμπι;所述第二沟槽的宽度为0 · 5μηι-5μηι，深度为0 · 1μηι-50μηι。
[0057] 可选的，对于所述的槽栅功率器件，所述第二氧化层的厚度为5〇〇Α-丨〇〇〇〇入。
[0058] 可选的，对于所述的槽栅功率器件，所述覆盖介质层包括覆盖所述半导体衬底的 第一介质层。
[0059] 可选的，对于所述的槽栅功率器件，所述覆盖介质层还包括覆盖所述第一介质层 的第二介质层。
[0060] 可选的，对于所述的槽栅功率器件，所述第一介质层的材料为不掺杂的二氧化硅、 氮化硅、氮氧化硅的一种或多种组合;所述第二介质层的材料为硼磷硅玻璃。
[0061] 可选的，对于所述的槽栅功率器件，所述第二介质层中硼的质量百分比为1~5%， 磷的质量百分比为2~6%。
[0062] 可选的，对于所述的槽栅功率器件，所述第一介质层的厚度为? 00Α-5000Α，所述 第二介质层的厚度为2000Α-15000Α。
[0063]可选的，对于所述的槽栅功率器件，所述接触孔的侧壁与底壁的延长线呈80°-89° 角，所述接触孔位于所述半导体衬底中的深度小于等于?μπι。
[0064] 可选的，对于所述的槽栅功率器件，还包括：
[0065] 位于所述覆盖介质层上的金属层，所述金属层填充所述接触孔;以及 [0066]位于所述金属层上的钝化层。
[0067]与现有技术相比，本发明提供的一种槽栅功率器件及制作方法，通过将沟槽中的 所述栅极材料层具有高于第二阻止层的一部分并将这一部分氧化形成第二氧化层，且所述 第二氧化层覆盖部分第二阻止层，从而使整个槽栅结构被保护住，在现有光刻设备条件下 使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响，实现更小线宽和更大的套刻余 量产品的生产，使产品的参数和可靠性满足要求。
【附图说明】
[0068]图1为现有技术中沟槽功率器件中M0SFET在光刻设备极限能力下容易出现的问题 示意图；
[0069] 图2为本发明一实施例中的槽栅功率器件制作方法的流程图；
[0070] 图3-11为本发明一实施例中的槽栅功率器件的制作过程中的结构示意图。
【具体实施方式】
[0071] 下面将结合示意图对本发明的槽栅功率器件及制作方法进行更详细的描述，其中 表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍 然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本发明的限制。
[0072] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0073] 本发明提供一种槽栅功率器件及制作方法，所述槽栅功率器件的制作方法包括： [0074]步骤S11、提供半导体衬底；
[0075]步骤S12、在所述半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层； [0076]步骤S13、刻蚀所述第三阻止层、第二阻止层、第一阻止层以及部分厚度的半导体 衬底以形成第一沟槽和第二沟槽；
[0077]步骤S14、在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅 介电层；
[0078]步骤S15、在所述第一沟槽及第二沟槽中形成栅极材料层，去除第三阻止层，所述 栅极材料层具有高于所述第二阻止层的一部分；
[0079] 步骤S16、氧化栅极材料层，使得所述栅极材料层高于所述第二阻止层的一部分产 生第二氧化层，且所述第二氧化层覆盖部分第二阻止层；
[0080] 步骤S17、去除所述第二阻止层中未被第二氧化层覆盖的部分；
[0081 ]步骤S18、在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱；
[0082]步骤S19、在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区； [0083]步骤S20、在所述半导体衬底上形成覆盖介质层；
[0084] 步骤S21、刻蚀所述覆盖介质层至所述半导体衬底中，形成接触孔，所述接触孔位 于第一沟槽两侧和第二沟槽中；以及
[0085] 步骤S22、在所述接触孔底部形成P型区。
[0086] 下面请结合图2及图3-11对本发明的槽栅功率器件及制作方法进行详细介绍。 [0087]首先，执行步骤S11，如图3所示，提供半导体衬底20。优选的，所述半导体衬底20可 以是硅衬底、锗硅衬底、m-v族元素化合物衬底或本领域技术人员公知的其他半导体材料 衬底，本实施例中采用的是硅衬底。进一步的，本实施例中采用的硅衬底可以形成有M0SFET (金属氧化物半导体场效应晶体管）、IGBT(绝缘栅场效应晶体管）、肖特基二极管等半导体 器件。所述半导体衬底20还可以根据所需产品的特性进行一定杂质量的N型和P型掺杂。 [0088]接着，执行步骤S12,继续参考图3所示，在所述半导体衬底20上依次形成第一阻止 层21、第二阻止层22及第三阻止层23。所述在半导体衬底20上形成的第一阻止层21、第二阻 止层22及第三阻止层23可采用氧化或淀积等手段形成。例如，所述第一阻止层21、第二阻止 层22及第三阻止层23的材料可以为二氧化硅、氮化硅、氮氧化硅、多晶硅等的一种或多种组 合。较佳的，所述第一阻止层的厚度力丨OOA-800/l所述第二阻止层的厚度为 100 A-2000A,所述第三阻止层的厚度为丨()0 A-20000A。
[0089]接着，执行步骤S13,刻蚀第三阻止层23、第二阻止层22、第一阻止层21及部分厚度 的半导体衬底20，即刻蚀所述第三阻止层23至所述半导体衬底20中以形成第一沟槽241和 第二沟槽242。请参考图4,第一沟槽241所在区域为第一窗口区24a，第二沟槽242所在区域 为第二窗口区24b。所述第一窗口区24a指的是功率器件的原胞区，第二窗口区24b指的是功 率器件的终端区。
[0090] 在步骤S13中，通过光刻选择性打开窗口，采用光刻胶做掩蔽，将打开的窗口区从 上往下刻蚀尽所述第三阻止层23、第二阻止层21及第一阻止层21后，再继续深入刻蚀半导 体衬底20,以形成具有一定宽度和深度的第一沟槽241和第二沟槽242。其中，所述第一沟槽 241和第二沟槽242的布局可依据产品结构而设计，所述第一沟槽241和第二沟槽242的宽度 可根据产品结构和工艺能力来确定，深度可根据产品的耐压等参数来确定。
[0091] 进一步的，在本实施例中，形成的第一沟槽241和第二沟槽242的宽度均在0.05μπι-5μηι之间，深度均在0 · 1μηι-50μηι之间。具体的，对于第一窗口区24a中的第一沟槽241，其宽度 L1可根据产品导通密度决定，最小线宽可大于等于设备的极限能力，L1可以为0.05μηι-1μηι; 深度hi可根据产品的耐压等参数来确定，hi可以为0.1-10μπι。对于第二窗口区24b中的第二 沟槽242,考虑到其槽内将填充多晶硅，宽度需要满足承载高压、大电流的需求，因此宽度较 宽，部分结构上还需要在之后槽内填充的多晶硅上设置引线孔，因此第二沟槽242的宽度L2 较第一沟槽221要宽，L2可以为0.5μπι-5μπι;在宽度较宽的情况下，根据刻蚀负载效应，相同 的刻蚀程序对大线宽区域刻蚀深度较深，因此正常情况下h2>hl，h2可以为0.1μπι-50μπι。需 要说明的是，并不能够简单的依据附图而得出第一沟槽241与第二沟槽242深度宽度一致的 结论。
[0092]较佳的，紧接着执行步骤S131，在1000°C-1200°C温度下氧化所述半导体衬底20中 所述第一沟槽241和第二沟槽242的侧壁和底壁形成第一氧化层（图中未示出），以对所述第 一沟槽241和第二沟槽242的侧壁和底壁进行修复，所述第一氧化层的厚度范围为 ιοΑ-?οοοοΑ；
[0093] 然后执行步骤S132,去除所述第一氧化层，本实施例中，可以采用Β0Ε(缓冲氢氟 酸)腐蚀液或DHF (稀释的氢氟酸)来去除第一氧化层；
[0094] 接着，执行步骤S14，如图5所示，本实施例中，在所述半导体衬底20中所述第一沟 槽241和第二沟槽242的侧壁和底壁上生长栅介电层25。例如，所述栅介电层25可以为栅氧， 具体的，所述栅介电层25采用掺氯氧化(即含有氯、氧的氛围下进行氧化)形成，在温度范围 为1000°C-1200°C进行生长，以获得厚度范围为50A-5000A的栅介电层25;所述栅介电层 25的生长温度越高质量越好，掺氯氧化可以有效减少栅介电层25中的杂质，提高栅介电层 25的质量。
[0095]然后，执行步骤S15,在所述第一沟槽241及第二沟槽242中形成栅极材料层26,去 除第三阻止层，所述栅极材料层26具有高于所述第二阻止层22的一部分。请参考图6,例如， 所述栅极材料层26可以为掺杂多晶硅层。可以先淀积不掺杂多晶硅，后采用离子注入对不 掺杂多晶硅进行掺杂;或者，先淀积不掺杂多晶硅，后采用磷预淀积工艺对其进行掺杂;再 或者，采用边淀积多晶硅边掺杂的原位掺杂方式。
[0096]具体的，在本步骤S15中，待淀积完成后，还需去除淀积时产生在所述第三阻止层 表面上的栅极材料层26,并使所述第一沟槽241和第二沟槽242中的栅极材料层26与所述第 三阻止层表面齐平，这一过程可以采用具有各项同性的干法刻蚀来完成。然后采用湿法刻 蚀漂尽第三阻止层，使所述第一沟槽241和第二沟槽242中的栅极材料层26具有高于所述第 二阻止层22的一部分，其高度h3小于等于步骤S12中第三阻止层的厚度。
[0097]然后，执行步骤S16，如图7所示，氧化栅极材料层26，使得所述栅极材料层26高于 所述第二阻止层22的一部分产生第二氧化层27,且所述第二氧化层27覆盖部分第二阻止层 22。可以采用湿法氧化工艺，使得所述栅极材料层26高于所述第二阻止层22的一部分产生 第二氧化层27,具体的，所述湿法氧化的温度为800°C-1000°C，所述第二氧化层27为氧化硅 层，厚度为500A-10000A。
[0098]之后，执行步骤S17，请参考图8，去除所述第二阻止层22中未被第二氧化层27覆盖 的部分。可以采用干法刻蚀，将步骤S16中形成的第二氧化层27未覆盖的第二阻止层22刻 尽，露出第一阻止层21。
[0099]紧接着，执行步骤S18,请结合图8所示，在所述半导体衬底20中第一沟槽241和第 二沟槽242两侧形成P阱28a。具体的，在所述半导体衬底20中第一沟槽241两侧和第二沟槽 242两侧进行第一次离子注入和退火，形成P阱28a，所述P阱28a的结深深度小于第一沟槽 241的深度。所述第一次离子注入和退火为采用硼(B)离子零度角注入，注入能量为60KeV-150KeV，注入剂量 lE13/cm2-lE15/cm2,退火温度为 1000°C-1200°C。
[0100] 之后，执行步骤S19,请继续参考图8所示，在所述半导体衬底20中第一沟槽241和 第二沟槽242两侧所述P阱28a上形成N型区28b。具体的，可以是在所述半导体衬底20中第一 沟槽241两侧和第二沟槽242两侧进行第二次离子注入和退火，形成N型区28b，所述N型区 28b的结深深度h4为0.1μηι-0.5μηι。所述第二次离子注入和退火为采用磷(P)离子或砷(As) 离子零度角注入，注入能量为60KeV-150Kev，注入剂量lE14/cm 2-lE16/cm2，退火温度800°C-1100°C。由步骤S18和步骤S19的注入剂量可知，形成的N型区28b的掺杂浓度大于P阱28a的 掺杂浓度，因此所述N型区28b即为N型重掺杂区。
[0101] 之后，执行步骤S20,形成覆盖介质层。请参考图9,具体的，在本实施例中，所述覆 盖介质层包括覆盖所述第一阻止层21、第二阻止层22及第二氧化层27的第一介质层29a及 覆盖所述第一介质层29a的第二介质层29b。所述第一介质层29a的材料为不掺杂的二氧化 硅、氮化硅、氮氧化硅的一种或其组合，采用CVD等工艺形成。所述第一介质层29a的厚度可 以力10 0 A -5000 A。所述第二介质层2 9 b的材料为B P S G (硼磷硅玻璃），厚度可以为 2000人-丨5000人，|||1样可以采用(^)工艺形成。具体的，所述第二介质层2%的反应源气包 括SiH4、B 2H6和/或PH3等。具体的，在所述第二介质层29b中，B的质量百分比为1~5%，P的质 量百分比为2~6%。
[0102] 进一步的，也可以是所述覆盖介质层仅为覆盖所述半导体衬底20的第一介质层 29a〇
[0103] 进一步的，如果所述第一介质层29a采用氮化硅，可以在后续的接触孔制作中利用 第一介质层29a、第三介质层29b及硅的选择比不同，使沟槽区域能够得到保护，进一步在现 有光刻设备条件下实现更小线宽和更大的套刻余量，从而实现更小线宽的器件结构的生 产。
[0104] 之后，执行步骤S21，刻蚀所述覆盖介质层至所述半导体衬底20中，形成接触孔30， 所述接触孔30位于第一沟槽241两侧和第二沟槽242中。请参考图10,刻蚀出的接触孔30大 致为倒梯形，即上宽下窄状，接触孔30底部的宽度为L5,顶部开口宽度为1^4儿5〈1^4，从而实 现更小线宽的器件结构的生产中介质层的填充。其中，所述接触孔30的侧壁与底壁延长线 的夹角Θ为80°~89°，所述接触孔30位于所述半导体衬底20中深度h5小于等于Ιμπι。在接触 孔30形成后，在原胞区形成第三窗口区30a，在终端区形成第四窗口区30b。
[0105] 本步骤S21具体为依次刻蚀第二介质层29b，第一介质层29a及第一阻止层21后，继 续刻蚀半导体衬底20,获得一定深度的台阶，从而将已经掺杂成N型的半导体衬底刻蚀掉一 部分，使后续的P型注入能够穿透N型区。
[0106] 具体的，所述第三窗口区30a中开有接触孔30的区域为槽与槽间的源区，作为原胞 区的源端连接金属;所述第四窗口区30b中开有接触孔30的区域作为器件的耐压环或栅极 (Gate-PAD)端连接金属。
[0107] 更具体的，结合图1、图3和图10,图10中所示原胞区第二介质层29b顶部宽度为L3， 其宽度大于图3中第一沟槽241的宽度L1，可以使第一沟槽241的顶部受到介质层的保护，不 容易产生GS漏电等问题。
[0108] 更具体的，图10中所示原胞区中接触孔30顶部开口宽度为L4,通常这个宽度代表 着接触孔30在现有光刻能力下的极限宽度。
[0109] 然后，执行步骤S22,请继续参考图10,在所述接触孔30底部形成P型区30c。具体 的，进行第三次离子注入和退火，形成所述P型区30c。所述第三次离子注入为采用零度角注 入Bl 1或BF2，可以先注入Bl 1再注入BF2，注入能量为20KeV-100KeV，注入剂量为lE14/cm2-lE16/cm 2;采用炉管或快速退火在500°C_1000°C下进行退火。由步骤S18和步骤S22的注入 剂量可知，形成的P型区30c的掺杂浓度大于P阱28a的掺杂浓度，因此所述P型区30c即为P型 重掺杂区。
[0110]然后，执行步骤S23,请参考图11，在所述第二介质层29b上形成金属层31，所述金 属层31填充所述接触孔。具体的，所述金属层31的材料可以为钛(Ti)、氮化钛(TiN)、硅化钛 (1131)、钨(1)、铝以1)、硅化铝以131)、铜硅铝合金以131〇1)、铜(〇1)或镍(附）等金属或金 属的化合物，其厚度可以为1μπι-8μηι。在金属层31形成后，执行一步刻蚀工艺，例如采用干法 刻蚀，获得原胞区的第五窗口区31a和终端区的第六窗口区31b。
[0111] 进一步的，还可以根据产品的需要增加钝化层保护，完成器件正面结构的加工，并 经过减薄、背金、划片等一系列后道工艺完成最终的器件结构。
[0112] 结合图3-图11可见，本实施例获得的槽栅功率器件，包括：
[0113] 半导体衬底20;
[0114] 位于所述半导体衬底20上的第一阻止层21;
[0115] 位于所述第一阻止层21上的第二阻止层22;较佳的，所述第一阻止层21的厚度为 1〇〇Α-8:0〇Α，所述第二阻止层22的厚度为100A-2000A,所述第一阻止层21及第二阻止层 22的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合；
[0116] 贯穿所述第二阻止层22、第一阻止层21并延伸至所述半导体衬底20中的第一沟槽 241和第二沟槽242,较佳的，所述第一沟槽241的宽度为0·05μηι-1μηι，深度为0·1μηι-10μηι ;所 述第二沟槽242的宽度为0.5μηι-5μηι，深度为0.1μηι-50μηι;
[0117] 位于所述半导体衬底20中所述第一沟槽241和第二沟槽242的侧壁和底壁上的栅 介电层25;所述栅介电层25的厚度为50Α-5000Α;
[0118] 位于所述第一沟槽241和第二沟槽242中的栅极材料层26;
[0119] 位于所述第二阻止层22及所述栅极材料层26上的第二氧化层27,较佳的，所述第 二氧化层厚度为500A-丨OOOOA;
[0120] 位于所述半导体衬底20中第一沟槽241和第二沟槽242两侧的P阱28a;
[0121] 位于所述半导体衬底20中第一沟槽241和第二沟槽242两侧所述P阱28a上的N型区 28b;所述N型区28b的结深深度小于所述P阱28a的深度，例如，所述N型区28b的结深深度为 0.1μπι-〇. 5μπι；
[0122] 位于所述半导体衬底20上的覆盖介质层，所述覆盖介质层包括覆盖所述第一阻止 层21、第二阻止层22及第二氧化层27的第一介质层29a及覆盖所述第一介质层29a的第二介 质层29b;所述第一介质层29a的材料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或其组 合，所述第二介质层29b的材料为硼磷硅玻璃，所述第二介质层29b中硼的质量百分比为1~ 5 %，磷的质量百分比为2~6 %，较佳的，所述第一介质层29a的厚度为丨〇〇A-5000A，所述 第二介质层29b的厚度为2000人-15000A，当然，所述覆盖介质层也可以仅是第二介质层 29a ；
[0123] 接触孔30,所述接触孔30位于所述第一沟槽241两侧贯穿所述覆盖介质层、第一阻 止层21并延伸至所述半导体衬底20中，以及位于所述第二沟槽242中贯穿所述覆盖介质层、 第二氧化层27并延伸至所述栅极材料层26中，较佳的，所述接触孔30的侧壁与底壁的延长 线呈 8〇°-89°角，所述接触孔30位于所述半导体衬底20中的深度小于等于Ιμπι;
[0124] 位于所述接触孔30底部的Ρ型区30c;
[0125] 位于所述覆盖介质层上的金属层31，所述金属层31填充所述接触孔30;较佳的，所 述金属层31的材料为钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(A1)、硅化铝(AlSi)、 铜硅铝合金(AlSiCu)、铜(Cu)或镍(Ni)等金属或金属的化合物；以及
[0126] 位于所述金属层31上的钝化层。
[0127] 由此，本发明提供的一种槽栅功率器件及制作方法，通过提供半导体衬底;在所述 半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层;刻蚀所述第三阻止层、第二 阻止层、第一阻止层以及部分厚度的半导体衬底以形成第一沟槽和第二沟槽;在所述半导 体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层;在所述第一沟槽及第二 沟槽中形成栅极材料层，去除第三阻止层，所述栅极材料层具有高于所述第二阻止层的一 部分;氧化栅极材料层，使得所述栅极材料层高于所述第二阻止层的一部分产生第二氧化 层，且所述第二氧化层覆盖部分第二阻止层;去除所述第二阻止层中未被第二氧化层覆盖 的部分;在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱;在所述半导体衬底中第一 沟槽和第二沟槽两侧所述P阱上形成N型区；在所述半导体衬底上形成覆盖介质层;刻蚀所 述覆盖介质层至所述半导体衬底中，形成接触孔，所述接触孔位于第一沟槽两侧和第二沟 槽中；以及在所述接触孔底部形成P型区。从而使整个槽栅结构被保护住，在现有光刻设备 条件下使槽栅结构在加工工艺中不受到接触孔不稳定工艺的影响，实现更小线宽和更大的 套刻余量产品的生产，使产品的参数和可靠性满足要求。
[0128] 需要说明的是，本发明的槽栅功率器件结构及制作方法可以运用在包括但不限于 CMOS、BCD、功率M0SFET、大功率晶体管、IGBT和肖特基等产品中。
[0129] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种槽栅功率器件的制作方法，包括： 提供半导体衬底； 在所述半导体衬底上依次形成第一阻止层、第二阻止层及第三阻止层； 刻蚀所述第三阻止层、第二阻止层、第一阻止层以及部分厚度的半导体衬底以形成第 一沟槽和第二沟槽； 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁上生长栅介电层； 在所述第一沟槽及第二沟槽中形成栅极材料层，去除第三阻止层，所述栅极材料层具 有高于所述第二阻止层的一部分； 氧化栅极材料层，使得所述栅极材料层高于所述第二阻止层的一部分产生第二氧化 层，且所述第二氧化层覆盖部分第二阻止层； 去除所述第二阻止层中未被第二氧化层覆盖的部分； 在所述半导体衬底中第一沟槽和第二沟槽两侧形成P阱； 在所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上形成N型区； 在所述半导体衬底上形成覆盖介质层； 刻蚀所述覆盖介质层至所述半导体衬底中，形成接触孔，所述接触孔位于第一沟槽两 侧和第二沟槽中；以及 在所述接触孔底部形成P型区。2. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，所述第一阻止层、第二 阻止层及第三阻止层的材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。3. 如权利要求1或2所述的槽栅功率器件的制作方法，其特征在于，所述第一阻止层的 度力丨00A-800A,所述第二阻止层的厚度为100A-2M0A，所述第三阻止层的厚度为 iooA-2〇oooA。4. 如权利要求3所述的槽栅功率器件的制作方法，其特征在于，所述第一沟槽的宽度为 O · 05μηι-1μηι，深度为O · ΙμL?-ΙΟμπι;所述第二沟槽的宽度为O · 5μηι-5μηι，深度为O · 1μηι-50μηι。5. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，在形成第一沟槽和第二 沟槽之后，在生长栅介电层之前，还包括： 在所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁形成第一氧化层； 去除所述第一氧化层。6. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，在所述第一沟槽及第二 沟槽中形成栅极材料层之后，在去除第三阻止层之前，还包括： 去除淀积时产生在所述第三阻止层表面上的栅极材料层，使所述栅极材料层的上表面 与所述第三阻止层的上表面齐平。7. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，采用湿法氧化工艺形成 所述第二氧化层。8. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，所述第二氧化层厚度为 500Α-1000 OA09. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，所述覆盖介质层包括覆 盖所述半导体衬底的第一介质层。10. 如权利要求9所述的槽栅功率器件的制作方法，其特征在于，所述覆盖介质层还包 括覆盖所述第一介质层的第二介质层。11. 如权利要求10所述的槽栅功率器件的制作方法，其特征在于，所述第一介质层的材 料为不掺杂的二氧化硅、氮化硅、氮氧化硅的一种或多种组合;所述第二介质层的材料为硼 磷硅玻璃。12. 如权利要求10所述的槽栅功率器件的制作方法，其特征在于，所述第一介质层和第 二介质层皆由化学气相沉积工艺形成。13. 如权利要求12所述的槽栅功率器件的制作方法，其特征在于，形成所述第二介质层 的反应源气包括SiH4J 2H6和/或PH3;所述第二介质层中硼的质量百分比为1~5%，磷的质 量百分比为2~6%。14. 如权利要求10所述的槽栅功率器件的制作方法，其特征在于，所述第一介质层的厚 度为ΚΜ)Λ-5:00〇Α，所述第二介质层的厚度为20_又-1500〇115. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，所述接触孔的侧壁与 底壁的延长线呈80° -89°角，所述接触孔的深度小于等于ιμπι。16. 如权利要求1所述的槽栅功率器件的制作方法，其特征在于，在所述接触孔底部形 成P型区之后，还包括： 在所述覆盖介质层上形成金属层，所述金属层填充所述接触孔；以及 在所述金属层上形成钝化层。17. -种槽栅功率器件，包括： 半导体衬底； 位于所述半导体衬底上的第一阻止层； 位于所述第一阻止层上的第二阻止层； 贯穿所述第二阻止层、第一阻止层并延伸至所述半导体衬底中的第一沟槽和第二沟 槽； 位于所述半导体衬底中所述第一沟槽和第二沟槽的侧壁和底壁的栅介电层； 位于所述第一沟槽和第二沟槽中的栅极材料层； 位于所述第二阻止层及所述栅极材料层上的第二氧化层； 位于所述半导体衬底中第一沟槽和第二沟槽两侧的P阱； 位于所述半导体衬底中第一沟槽和第二沟槽两侧所述P阱上的N型区； 位于所述半导体衬底上的覆盖介质层； 接触孔，所述接触孔位于所述第一沟槽两侧贯穿所述覆盖介质层、第一阻止层并延伸 至所述半导体衬底中，以及位于所述第二沟槽中贯穿所述覆盖介质层、第二氧化层并延伸 至所述栅极材料层中； 位于所述接触孔底部的P型区。18. 如权利要求17所述的槽栅功率器件，其特征在于，所述第一阻止层及第二阻止层的 材料为二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或组合。19. 如权利要求17或18所述的槽栅功率器件，其特征在于，所述第一阻止层的厚度为 100Α-800人，所述第二阻止层的厚度为100Α-2000Α。20. 如权利要求17所述的槽栅功率器件，其特征在于，所述第一沟槽的宽度为0.05μπι-1 Mi，深度为O. Ιμηι-ΙΟμηι;所述第二沟槽的宽度为0.5μηι-5μηι，深度为0.1μηι-50μηι。21. 如权利要求17所述的槽栅功率器件，其特征在于，所述第二氧化层的厚度为 500A-10000A。22. 如权利要求17所述的槽栅功率器件，其特征在于，所述覆盖介质层包括覆盖所述半 导体衬底的第一介质层。23. 如权利要求22所述的槽栅功率器件，其特征在于，所述覆盖介质层还包括覆盖所述 第一介质层的第二介质层。24. 如权利要求23所述的槽栅功率器件，其特征在于，所述第一介质层的材料为不掺杂 的二氧化硅、氮化硅、氮氧化硅的一种或多种组合;所述第二介质层的材料为硼磷硅玻璃。25. 如权利要求24所述的槽栅功率器件，其特征在于，所述第二介质层中硼的质量百分 比为1~5%，磷的质量百分比为2~6%。26. 如权利要求23所述的槽栅功率器件，其特征在于，所述第一介质层的厚度为 丨00 Α-5000Α,所述第二介质层的厚度为2000.Α-15000.Α。27. 如权利要求17所述的槽栅功率器件，其特征在于，所述接触孔的侧壁与底壁的延长 线呈80° -89°角，所述接触孔位于所述半导体衬底中的深度小于等于Ιμπι。28. 如权利要求17所述的槽栅功率器件，其特征在于，还包括： 位于所述覆盖介质层上的金属层，所述金属层填充所述接触孔；以及 位于所述金属层上的钝化层。
【文档编号】H01L29/423GK106024636SQ201610551898
【公开日】2016年10月12日
【申请日】2016年7月12日
【发明人】杨彦涛, 闻永祥, 陈文伟, 陈琛, 彭博威
【申请人】杭州士兰集成电路有限公司