沟槽功率器件及制作方法

沟槽功率器件及制作方法
【专利摘要】本发明揭示了一种沟槽功率器件及制作方法。本发明提供的一种沟槽功率器件及制作方法，通过在半导体衬底中形成第一沟槽，并将第一阻止层、填充材料层设置于所述第一沟槽中，形成静电隔离结构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，通过使得静电隔离结构由分次沉积的第一填充材料层和第二填充材料层形成，获得了高性能ESD能力的静电隔离结构，从而实现器件结构，使参数和可靠性满足产品的要求。
【专利说明】
沟槽功率器件及制作方法
技术领域
[0001] 本发明涉及半导体设备领域，特别是涉及一种沟槽功率器件及制作方法。
【背景技术】
[0002] 半导体技术中，功率分立器件包括功率M0SFET、大功率晶体管和IGBT等器件。早期 功率器件均是基于平面工艺生产，但随着半导体技术的发展，小尺寸、大功率、高性能成了 半导体发展的趋势。沟槽工艺由于将沟道从水平变成垂直，消除了平面结构寄生JFET电阻 的影响，使元胞尺寸大大缩小，在此基础上增加原胞密度，提高单位面积芯片内沟道的总宽 度，就可以使得器件在单位硅片上的沟道宽长比增大从而使电流增大、导通电阻下降以及 相关参数得到优化，实现了更小尺寸的管芯拥有更大功率和高性能的目标，因此沟槽工艺 越来越多运用于新型功率器件中。
[0003] 静电放电（Electro Static Discharge，ESD)是一种在两个物体之间的快速电荷 转移现象，在这种现象中伴随有很大电场强度和电流密度，如果不能有效释放此能量，将会 导致器件栅介电层击穿，甚至使硅衬底和介质层击穿、烧坏。目前在电路产品中，绝大多数 集成电路中的静电隔离结构都是在硅衬底中通过掺杂硅来实现的，这将占用一定的硅片面 积，但对于器件产品，通常是在多晶硅层(立体空间）实现静电隔离结构，就能够节约一定的 面积，从而节约成本。但是采用多晶硅实现的静电隔离结构，也存在种种弊端。如图1所示为 传统具有静电保护功能的沟槽功率器件结构示意图，整个器件可分为ESD区域、栅极连线区 域和原胞区域。其中，ESD区域中静电隔离结构3就是采用多晶硅掺杂多组P/N相间实现ESD 保护功能。由于静电隔离结构3将会存在很大的电场强度和电流密度，因此需要将静电隔离 结构3和半导体硅衬底1有效隔离开，因此在静电隔离结构3下方需要较厚的介质层2隔离， 厚度hi通常需要大于4000A。同时，由于多晶娃本身需要厚度h2通常大于6000A，因此会 存在约1M1甚至大于ιμπι的台阶差，这种不平坦的结构会使得后续的沉积介质层4的工艺台 阶覆盖不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻 挡层，使器件结构无法实现，使产品的参数和可靠性不能够满足要求。
[0004] 同时，由于多晶掺杂优先选择沿着晶粒间界扩散不是沿着晶粒体扩散，因此扩散 系数受影响的因素非常大，如图2所示为传统在多晶硅上形成的静电隔离结构3的结构示意 图。其中，静电隔离结构3在多晶硅上形成Ν/Ρ/Ν/Ρ这样的结构，其ESD能力受Ν/Ρ型多晶硅的 宽度、多晶硅的晶粒大小、掺杂剂量、能量、退火等影响，同时由于扩散弧形分布的特性，Ν/Ρ 相接的区域的杂质不均(如图2中的弧线所示），会出现耐压不稳定，产生漏电异常。特别小 线宽工艺中，高性能ESD能力需要多晶硅掺杂Ν和Ρ型的宽度、浓度、形貌等精确控制。
[0005] 如何通过优化产品结构、工艺流程降低由于静电隔离结构产生的台阶差，使整个 半导体衬底表面平坦，有效解决由于传统静电隔离结构的不平坦化使后续的沉积工艺台阶 覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀 阻挡层等问题，以及如何获得高性能ESD能力的静电隔离结构，从而实现器件结构，使参数 和可靠性满足产品的要求，是本技术领域人员所要研究的内容。

【发明内容】

[0006] 本发明的一个目的在于提供一种沟槽功率器件及制作方法，解决由于传统静电隔 离结构所致的半导体衬底表面不平坦而影响后续的沉积工艺台阶覆盖能力，特别是光刻出 现匀胶不良，曝光异常，台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题。
[0007] 本发明的另一个目的在于获得高性能ESD能力的静电隔离结构。
[0008] 为解决上述技术问题，本发明提供一种沟槽功率器件的制作方法，包括：
[0009] 提供半导体衬底；
[0010] 在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；
[0011] 在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形 成第一阻止层；
[0012] 在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽 的底壁和侧壁上生长栅介电层；
[0013] 形成第一填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；
[0014] 进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和第一填充 材料层，且所述栅介电层、第一阻止层和第一填充材料层上表面齐平；
[0015] 刻蚀所述第一沟槽中的第一填充材料层形成凹槽；
[0016] 在所述凹槽中形成第二填充材料层以形成静电隔离结构，所述第一填充材料层与 第二填充材料层上表面齐平，且掺杂类型不同；
[0017] 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
[0018] 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形成N型区；
[0019] 在所述半导体衬底上形成介质层；
[0020] 刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二沟槽的第 一填充材料层中及第三沟槽一侧的P阱中；以及
[0021 ]在所述接触孔底部形成P型区。
[0022]可选的，对于所述的沟槽功率器件的制作方法，所述第一填充材料层的掺杂类型 为N型掺杂，所述第二填充材料层的掺杂类型为P型掺杂。
[0023]可选的，对于所述的沟槽功率器件的制作方法，所述第一沟槽的深度为lwn-3.5μ m，宽度为1μηι-10μηι，所述第二沟槽的深度为1μηι-3 · 5μηι，宽度为0 · 5μηι-2μηι，所述第三沟槽的 深度为 ?Μ?-3.5μηι，宽度为 0.1μηι-0.6μηι。
[0024] 可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的材料为二氧化 硅、氮化硅、氮氧化硅的一种或多种组合。
[0025] 可选的，对于所述的沟槽功率器件的制作方法，所述第一阻止层的厚度为 1000Α-20000Α。
[0026] 可选的，对于所述的沟槽功率器件的制作方法，所述第一填充材料层的厚度为0.3 um-lum〇
[0027] 可选的，对于所述的沟槽功率器件的制作方法，在形成第一阻止层之后，在生长栅 介电层之前，还包括：
[0028]在所述第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层；
[0029] 去除所述第一氧化层。
[0030] 可选的，对于所述的沟槽功率器件的制作方法，采用原位掺杂沉积形成所述第一 填充材料层。
[0031] 可选的，对于所述的沟槽功率器件的制作方法，采用干法刻蚀工艺刻蚀所述第一 沟槽中的第一填充材料层形成凹槽。
[0032] 可选的，对于所述的沟槽功率器件的制作方法，所述凹槽的数量为多个。
[0033] 可选的，对于所述的沟槽功率器件的制作方法，采用原位掺杂沉积形成所述第二 填充材料层，并进行平坦化，使得所述第二填充材料层与所述第一填充材料层上表面齐平。
[0034] 可选的，对于所述的沟槽功率器件的制作方法，所述平坦化为采用化学机械研磨 工艺或回刻工艺进行。
[0035] 可选的，对于所述的沟槽功率器件的制作方法，所述介质层的材质为二氧化硅、氮 化硅、氮氧化硅、多晶硅的一种或多种组合。
[0036] 可选的，对于所述的沟槽功率器件的制作方法，所述接触孔位于所述半导体衬底 中的深度为〇. Iwii-0.8μηι。
[0037] 可选的，对于所述的沟槽功率器件的制作方法，在所述接触孔底部形成Ρ型区之 后，还包括：
[0038] 在所述半导体衬底上形成金属层，所述金属层填充所述接触孔;以及 [0039]在所述金属层上形成钝化层。
[0040] 本发明还提供一种沟槽功率器件，包括：
[0041] 半导体衬底；
[0042]位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽；
[0043]位于所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁的 第一阻止层；
[0044]位于所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟 槽的底壁和侧壁上的栅介电层；
[0045]位于第一沟槽、第二沟槽及第三沟槽中的第一填充材料层；
[0046] 位于所述第一沟槽中的第一填充材料层中的凹槽；
[0047] 位于所述凹槽中的第二填充材料层，所述第一填充材料层与第二填充材料层的掺 杂类型不同，所述第一沟槽中的第一填充材料层和第二填充材料层共同作为静电隔离结 构；
[0048]位于所述第二沟槽及第三沟槽中的第一填充材料层;所述第一填充材料层、第二 填充材料、栅介电层和第一阻止层的上表面齐平；
[0049] 位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧的Ρ阱；
[0050] 位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述Ρ阱上的Ν型区；
[0051] 位于所述半导体衬底上的介质层；
[0052] 接触孔，所述接触孔贯穿所述介质层并分别延伸至第一沟槽和第二沟槽的第一填 充材料层中及第三沟槽一侧的Ρ阱中；以及
[0053]位于所述接触孔底部的Ρ型区。
[0054]可选的，对于所述的沟槽功率器件，所述第一填充材料层的掺杂类型为Ν型掺杂， 所述第二填充材料层的掺杂类型为P型掺杂。
[0055] 可选的，对于所述的沟槽功率器件，所述第一沟槽的深度为?Μ?-3.5μπι，宽度为1μ m-ΙΟμπι，所述第二沟槽的深度为1μηι-3 · 5μηι，宽度为0 · 5μηι-2μηι，所述第三沟槽的深度为Ιμπι-3·5μηι，宽度为 0· 1μηι-〇·6μηι。
[0056] 可选的，对于所述的沟槽功率器件，所述第一阻止层的材料为二氧化硅、氮化硅、 氮氧化硅的一种或多种组合。
[0057] 可选的，对于所述的沟槽功率器件，所述第一阻止层的厚度为1〇〇〇Α-2000〇Α。 [0058]可选的，对于所述的沟槽功率器件，所述第一填充材料层的厚度为0.3μπι-1μπι。
[0059] 可选的，对于所述的沟槽功率器件，所述凹槽的数量为多个。
[0060] 可选的，对于所述的沟槽功率器件，所述介质层的材质为二氧化硅、氮化硅、氮氧 化硅、多晶硅的一种或多种组合。
[0061] 可选的，对于所述的沟槽功率器件，所述接触孔位于所述半导体衬底中的深度为 0· 1μπι-〇·8μπι〇
[0062] 可选的，对于所述的沟槽功率器件，还包括：
[0063] 位于所述半导体衬底上的金属层，所述金属层填充所述接触孔;以及 [0064]位于所述金属层上的钝化层。
[0065] 与现有技术相比，本发明提供的一种沟槽功率器件及制作方法，通过在半导体衬 底中形成第一沟槽，并将第一阻止层、填充材料层设置于所述第一沟槽中，形成静电隔离结 构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结构高于第二沟槽、第 三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离结构的不平坦使后 续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常，台阶处光刻胶偏薄 无法有效作为刻蚀阻挡层等问题;进一步的，通过使得静电隔离结构由分次沉积的第一填 充材料层和第二填充材料层形成，获得了高性能ESD能力的静电隔离结构，从而实现器件结 构，使参数和可靠性满足产品的要求。
【附图说明】
[0066] 图1为现有技术中沟槽功率器件的结构示意图；
[0067] 图2为现有技术中静电隔离结构的结构示意图；
[0068] 图3为本发明一实施例中的沟槽功率器件制作方法的流程图；
[0069] 图4-12为本发明实施例一实施例中的沟槽功率器件的制作过程中的结构示意图。
【具体实施方式】
[0070] 下面将结合示意图对本发明的沟槽功率器件及制作方法进行更详细的描述，其中 表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍 然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道， 而并不作为对本发明的限制。
[0071] 在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要 求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非 精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0072]本发明提供一种沟槽功率器件及制作方法，所述沟槽功率器件的制作方法包括： [0073]步骤SI 1，提供半导体衬底；
[0074]步骤S12，在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽；
[0075] 步骤S13,在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和 侧壁上形成第一阻止层；
[0076] 步骤S14,在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和 第三沟槽的底壁和侧壁上生长栅介电层；
[0077]步骤S15,形成第一填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽；
[0078]步骤S16,进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和 第一填充材料层，且所述栅介电层、第一阻止层和第一填充材料层上表面齐平；
[0079]步骤S17，刻蚀所述第一沟槽中的第一填充材料层形成凹槽；
[0080]步骤S18,在所述凹槽中形成第二填充材料层以形成静电隔离结构，所述第一填充 材料层与第二填充材料层上表面齐平，且掺杂类型不同；
[0081]步骤S19,在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱；
[0082]步骤S20,在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形 成N型区；
[0083]步骤S21，在所述半导体衬底上形成介质层；
[0084] 步骤S22,刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二 沟槽的第一填充材料层中及第三沟槽一侧的P阱中；以及
[0085] 步骤S23,在所述接触孔底部形成P型区。
[0086] 下面请结合图3及图4-12对本发明的沟槽功率器件及制作方法进行详细介绍。其 中图3为本发明一实施例中的沟槽功率器件制作方法的流程图；图4-12为本发明实施例一 实施例中的沟槽功率器件的制作过程中的结构示意图。
[0087] 首先，执行步骤S11，如图4所示，提供半导体衬底10。所述半导体衬底10可以是硅 衬底、锗硅衬底、m-v族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底， 本实施例中米用的是娃衬底。更具体地，本实施例中米用的娃衬底可以形成有M0S场效应晶 体管、IGBT绝缘栅场效应晶体管、肖特基等半导体器件。
[0088] 具体的，在本步骤S11中，所述具有特定掺杂类型的半导体衬底，指的是根据产品 特性掺杂一定杂质量的N型和P型半导体衬底。
[0089] 接着，执行步骤S12,在所述半导体衬底10中形成第一沟槽11a、第二沟槽lib和第 三沟槽1 lc。请继续参考图4，可以是在所述半导体衬底10上采用干法刻蚀刻蚀硅，获得所述 第一沟槽11a、第二沟槽lib和第三沟槽11c。所述第一沟槽11a的深度为1μπι-3.5μπι，宽度为1 μηι-10μηι，所述第二沟槽lib的深度为1μηι-3.5μηι，宽度为0.5μηι-2μηι，所述第三沟槽11c的深 度为1μηι-3·5μηι，宽度为0· 1μηι-0·6μηι。在本发明中，形成的所述第一沟槽11a目的是为了将 之后的静电隔离结构制作在该第一沟槽11a中，及所述第一沟槽11a所在区域为ESD区，相应 的，所述第二沟槽lib所在区域为栅极引线区，所述第三沟槽11c所在区域为原胞区。
[0090] 接着，执行步骤S13,请参考图5,在所述第一沟槽11a所在区域的半导体衬底10表 面及所述第一沟槽11a的底壁和侧壁上形成第一阻止层11。在本发明实施例中，所述第一阻 止层11的材料为二氧化硅、氮化硅、氮氧化硅等材料，或为所述氧化硅、氮化硅、氮氧化硅、 等材料的一种或多种组合。
[0091] 具体的，在本步骤S13中，本实施例所述第一阻止层11的材料选择为氧化硅，厚度 为丨000A-20000A,例如10000A > 15000A等。本步骤中通过形成第一阻止层11，实现了 静电隔离结构与衬底的隔离，并且进一步通过调整第一阻止层11的厚度，避免了填充材料 层过厚，优化了静电隔离结构的离子注入过程和刻蚀、沉积过程。
[0092] 具体的，本步骤S13包括:步骤S131，请参考图5,在所述半导体衬底10上形成第一 阻止层11。
[0093] 步骤S132,刻蚀所述第一阻止层11，去除所述第一沟槽11a所在区域之外的半导体 衬底10表面的第一阻止层11，仅保留所述第一阻止层11覆盖所述第一沟槽11a的底壁和侧 壁的部分及所述第一阻止层11位于所述半导体衬底10上所述第一沟槽11a所在区域的部 分。在本实施例中可以是采用的较稀的Β0Ε腐蚀液来完成。
[0094]接着，进行步骤S133，进行高温修复。较佳的，在1000°C-1200°C温度范围内执行高 温牺牲氧化，对所述第二沟槽lib和第三沟槽11c的底壁和侧壁进行高温修复，产生约 丨0A-丨0000A厚度的第一氧化层，然后采用较稀的Β0Ε腐蚀液漂洗去除所述第一氧化层。
[0095] 然后，执行步骤S14，请继续参考图5，在所述第二沟槽1 lb和第三沟槽1 lc所在区域 的半导体衬底10表面及第二沟槽lib和第三沟槽11c的底壁和侧壁上生长栅介电层12。所述 栅介电层12的生长可以采用掺氯氧化来完成，温度范围为1000°C-1200°C，所述栅介电层12 的厚度范围为50人-5000人,较佳的，当栅介电层12的厚度为200i-600A时，可以作为后续 注入的掩蔽层使用(栅介电层12的厚度关系到Vth\Qg等多项参数，其厚度根据产品特性来 定，因此本领域技术人员可以依据实际需要设定栅介电层12的厚度）。
[0096] 然后，执行步骤S15,请参考图6,形成第一填充材料层13并填充满所述第一沟槽 11a、第二沟槽lib及第三沟槽11c。较佳的，所述第一填充材料层13的掺杂类型为N型掺杂， 即材料选择为N型掺杂的多晶硅。本步骤可以采用原位掺杂沉积形成所述第一填充材料层 13。且主要考虑到第二沟槽lib及第三沟槽11c中需要的是N型掺杂，故本步骤沉积N型掺杂 的做法可以大大优化工序。
[0097] 具体的，在步骤S15中，所述沉积的不掺杂多晶，其厚度由于需要具备承受ESD耐压 释放能力，通常需要厚于3 000人，例如〇. 3μηι-1μηι。
[0098] 然后，执行步骤S16,请参考图7,进行平坦化，使得所述半导体衬底10表面裸露出 栅介电层12、第一阻止层11和第一填充材料层13,且所述栅介电层12、第一阻止层11和第一 填充材料层13上表面齐平。具体的，本步骤包括依次去除所述半导体衬底10表面上的第一 填充材料层13、部分第一阻止层11，使半导体衬底10表面裸露出栅介电层12、第一阻止层11 和第一填充材料层13,且所述栅介电层12、第一阻止层11和第一填充材料层13上表面齐平。
[0099] 所述第一填充材料层13的去除通常可以采用化学机械研磨工艺(CMP)，也可以采 用回刻工艺，使沟槽中第一填充材料层13和半导体衬底10表面上的栅介电层12齐平。
[0100] 并且，可以先采用CMP工艺将第一沟槽11a所在区域的填充材料层研磨至与第一阻 止层11齐平，再干法刻蚀裸露出的第一阻止层11至栅介电层12的厚度，接着再用CMP工艺将 第一沟槽11a中凸起的第一填充材料层13研磨至栅介电层12和第一阻止层11所在平面，以 使得获得的整个结构上表面齐平。
[0101] 由图7可见，经过平坦化后，第一沟槽中形成第一填充材料层15a，第二沟槽中形成 栅极材料层15b，第三沟槽中形成栅极材料层15c。
[0102] 之后，执行步骤S17,如图8所示，刻蚀所述第一沟槽11a中的第一填充材料层15a形 成凹槽16。所述凹槽16的数量为多个，且贯穿所述第一填充材料层15a，为了区别，将所述凹 槽16两侧的第一填充材料层记为第一填充材料层17。
[0103] 具体的，在本步骤S17中采用干法刻蚀工艺刻蚀所述第一沟槽11a中的第一填充材 料层15a形成所述凹槽16。
[0104]之后，执行步骤S18,请参考图9,在所述凹槽16中形成第二填充材料层18以形成静 电隔离结构，所述第一填充材料层17与第二填充材料层18上表面齐平，且掺杂类型不同。 [0105]具体的，在步骤S18中，采用原位掺杂沉积形成所述第二填充材料层18,即是在沉 积过程中掺杂一定的杂质类型，例如在本实施例中，掺杂杂质类型为P型，与第一填充材料 层的掺杂类型不同。
[0106] 进一步的，在沉积第二填充材料层18后，进行平坦化，通常采用CMP方法或是回刻 工艺去除高于所述栅介电层12的第二填充材料层，使得所述第二填充材料层18与所述第一 填充材料层上表面齐平。
[0107] 之后，继续执行步骤S19,请参考图10,在所述半导体衬底10中第一沟槽11a、第二 沟槽lib及第三沟槽11c两侧形成P阱19。具体的，可以进行第一次离子注入和退火，以在所 述半导体衬底10中第一沟槽11a、第二沟槽lib及第三沟槽11c两侧形成P阱19。
[0108] 本步骤S19中，所述第一次离子注入和退火为采用硼离子注入，注入能量为60KeV_ 150KeV，注入剂量 1E13/cm2-lE14/cm2，退火温度为 1000 °C-1200 °C。
[0109] 由于所述P阱19的注入浓度相对第一填充材料层13的掺杂需要的较淡，因此可以 整片直接注入。
[0110] 具体的，在本步骤S19中，需要保留下来的栅介电层12和第一阻止层11在半导体衬 底10表面上的厚度一致，并且如果厚度大于800A将会使注入原子不容易穿透，可以漂尽后 重新生长专门用于注入掩蔽的氧化层。
[0111] 更具体的，在本步骤S19中，如果保留下来的栅介电层12和第一阻止层11在半导体 衬底10表面上的厚度小于200A，作为注入掩蔽的效果将不佳，因此，保留下来的栅介电层 12和第一阻止层11在半导体衬底10表面上的厚度应该在200A-600A。
[0112] 之后，执行步骤S20,请继续参考图10,在所述半导体衬底10中第一沟槽11a、第二 沟槽lib及第三沟槽11c所述P阱19上形成N型区20。具体的，可以进行第二次离子注入，以在 所述半导体衬底10中第一沟槽11a、第二沟槽lib及第三沟槽11c两侧所述P阱19上形成N型 区20,所述N型区20的结深深度小于所述P阱19的深度。
[0113] 具体的，本步骤S20可以与上一步骤S18采用同一掩膜版进行光刻，以节省成本。
[0114] 所述第二次离子注入为采用磷离子或砷离子注入，注入能量为60KeV-150KeV，注 入剂量 lE14/cm2-lE16/cm2。
[0115] 由步骤S19和步骤S20的注入剂量可知，形成的N型区20的掺杂浓度大于P阱19的掺 杂浓度，因此所述N型区20即为N型重掺杂区。
[0116] 之后，还可以继续执行步骤S21，请参考图11，在所述半导体衬底10上形成介质层 21。具体的，可以采用沉积工艺形成所述介质层21并做回流退火。所述回流退火的过程优化 介质层21在形成时的平坦化过程，同时也是对前面第一填充材料层13、第二填充材料层18、 以及N型区20的注入的退火激活过程。所述回流退火温度为800°C-1000°C。
[0117] 继续执行步骤S22,请继续参考图11，刻蚀所述介质层21以形成接触孔21a，21b和 21c，所述接触孔21a，21b和21c分别延伸至第一沟槽11a中的第一填充材料层17中、第二沟 槽11 b中的第一填充材料层13中及第三沟槽11 c一侧的P阱19中。所述接触孔21 a，2lb和21 c 位于所述半导体衬底10中的深度h3等于N型区20退火后的深度，其深度0.1μπι-0.8μπι。
[0118] 继续执行步骤S23,如图11所示，在所述接触孔21a，21b和21c底部形成Ρ型区21d。 具体的，进行第三次离子注入和退火，形成所述P型区21d。所述第三次离子注入为注入元素 Bl 1或BF2，也可以是先注Bl 1再注BF2。
[0119] 具体的，在步骤S23中，注入能量为20KeV-100KeV，注入剂量为lE14/cm2-lE16/cm 2， 例如可以采用零度角注入。在注入后，可选择炉管或快速退火（RTA)，退火温度为500°C-1000°C。由步骤S19和步骤S23的注入剂量可知，形成的P型区21d的掺杂浓度大于P阱19的掺 杂浓度，因此所述P型区21d即为P型重掺杂区。
[0120] 继续执行步骤S24，请参考图12，在所述半导体衬底10上形成金属层22，所述金属 层22填充所述接触孔21a，21b和21c并与所述P型区21d相接触。具体的，所述沉积的金属层 22可以为含钛(Ti)、氮化钛(TiN)、硅化钛(TiSi)、钨(W)、铝(A1)、硅化铝(AlSi)、铜硅铝合 金(AlSiCu)、铜(Cu)或镍(Ni)等金属或化合物材质。具体的，所述金属层22可以是采用干法 刻蚀后形成的金属连线。
[0121] 进一步的，当步骤S24完成后，已经实现器件的金属化，可以根据产品的需要增加 钝化层保护，完成器件正面结构的加工；
[0122] 更进一步的，当正面结构完成后，经过减薄、背金、划片等一系列后道工艺完成器 件的最终实现。
[0123] 下面请结合图3-图12,可见本发明提供的沟槽功率器件，包括：
[0124]半导体衬底10;
[0125] 位于所述半导体衬底10中第一沟槽1 la、第二沟槽1 lb及第三沟槽1 lc;较佳的，所 述第一沟槽1 la的深度为ΙμL?-3.5μηι，宽度为ΙμL?-ΙΟμπι，所述第二沟槽lib的深度为ΙμL?-3.5μ m，宽度为0.5μηι-2μηι，所述第三沟槽11 c的深度为1μηι-3.5μηι，宽度为0.1μηι-0.6μηι;
[0126] 位于所述第一沟槽11a所在区域的半导体衬底10表面及所述第一沟槽11a的底壁 和侧壁的第一阻止层11，较佳的，所述第一阻止层11的材料为二氧化硅、氮化硅、氮氧化硅 的一种或组合，所述第一阻止层11位于所述第一沟槽1 la底壁的厚度为1000A-20000A:;
[0127] 位于所述第二沟槽lib和第三沟槽11c所在区域的半导体衬底10表面及第二沟槽 1 lb和第三沟槽11 c的底壁和侧壁上的栅介电层12 ;较佳的，所述栅介电层12的厚度为 50A-5000A;
[0128] 位于第一沟槽1 la、第二沟槽1 lb及第三沟槽1 lc中的第一填充材料层17、13;较佳 的，所述第一填充材料层17、13的厚度为0 · 3μπι-1μπι;
[0129] 位于所述第一沟槽11a中的第一填充材料层17中的凹槽16;所述凹槽16的数量为 多个；
[0130] 位于所述凹槽16中的第二填充材料层18,所述第一填充材料层17、13与第二填充 材料层18的掺杂类型不同，所述第一沟槽11a中的第一填充材料层17和第二填充材料层18 共同作为静电隔离结构;所述第一填充材料层17、13、第二填充材料18、栅介电层12和第一 阻止层11的上表面齐平；
[0131] 位于所述半导体衬底10中第一沟槽11a、第二沟槽lib和第三沟槽11c两侧的P阱 19；
[0132] 位于所述半导体衬底10中第一沟槽11a、第二沟槽lib和第三沟槽11c两侧所述P阱 19上的N型区20;所述N型区20的结深深度小于所述P阱19的深度；
[0133] 位于所述半导体衬底10上的介质层21;
[0134] 接触孔21a，21b和21c，所述接触孔21a，21b和21c贯穿所述介质层21并分别延伸至 第一沟槽11a中的第一填充材料层17中、第二沟槽lib中的第一填充材料层13中及第三沟槽 11c一侧的P阱19中，所述接触孔21a，21b和21c位于所述半导体衬底10中的深度等于N型区 20退火后的深度，其深度0.1μηι-0.8μηι;
[0135] 位于所述接触孔21底部的Ρ型区21d;
[0136] 金属层22,所述金属层22填充所述接触孔21a，21b和21c并与所述P型区21d相接 触;较佳的，所述金属层22的材料为钛、氮化钛、硅化钛、钨、铝、硅化铝、铜硅铝合金、铜或镍 等金属或金属的化合物；以及
[0137] 位于所述金属层22上的钝化层。
[0138] 由此，本发明提供的一种沟槽功率器件及制作方法，通过提供半导体衬底;在所述 半导体衬底中形成第一沟槽、第二沟槽和第三沟槽;在所述第一沟槽所在区域的半导体衬 底表面及所述第一沟槽的底壁和侧壁上形成第一阻止层;在所述第二沟槽和第三沟槽所在 区域的半导体衬底表面及第二沟槽和第三沟槽的底壁和侧壁上生长栅介电层;形成第一填 充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽;进行平坦化，使得所述半导体衬底 表面裸露出栅介电层、第一阻止层和第一填充材料层，且所述栅介电层、第一阻止层和第一 填充材料层上表面齐平;刻蚀所述第一沟槽中的第一填充材料层形成凹槽;在所述凹槽中 形成第二填充材料层以形成静电隔离结构，所述第一填充材料层与第二填充材料层上表面 齐平，且掺杂类型不同；在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱； 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形成N型区；在所述半 导体衬底上形成介质层;刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽 和第二沟槽的第一填充材料层中及第三沟槽一侧的P阱中；以及在所述接触孔底部形成P型 区。形成静电隔离结构，进而实现了静电隔离结构设置在半导体衬底中，避免了静电隔离结 构高于第二沟槽、第三沟槽的情况，使得半导体衬底表面平整，有效解决由于传统静电隔离 结构的不平坦使后续的沉积工艺台阶覆盖能力不佳，特别是光刻出现匀胶不良，曝光异常， 台阶处光刻胶偏薄无法有效作为刻蚀阻挡层等问题，进一步的，通过使得静电隔离结构由 分次沉积的第一填充材料层和第二填充材料层形成，获得了高性能ESD能力的静电隔离结 构，从而实现器件结构，使参数和可靠性满足产品的要求。
[0139] 进一步的，本发明的一种沟槽功率器件结构及制作方法，可以运用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶体管、IGBT和肖特基等产品中。
[0140] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1. 一种沟槽功率器件的制作方法，包括： 提供半导体衬底； 在所述半导体衬底中形成第一沟槽、第二沟槽和第三沟槽； 在所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁上形成第 一阻止层； 在所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的底 壁和侧壁上生长栅介电层； 形成第一填充材料层并填充满所述第一沟槽、第二沟槽及第三沟槽； 进行平坦化，使得所述半导体衬底表面裸露出栅介电层、第一阻止层和第一填充材料 层，且所述栅介电层、第一阻止层和第一填充材料层上表面齐平； 刻蚀所述第一沟槽中的第一填充材料层形成凹槽； 在所述凹槽中形成第二填充材料层以形成静电隔离结构，所述第一填充材料层与第二 填充材料层上表面齐平，且掺杂类型不同； 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧形成P阱； 在所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上形成N型区； 在所述半导体衬底上形成介质层； 刻蚀所述介质层以形成接触孔，所述接触孔分别延伸至第一沟槽和第二沟槽的第一填 充材料层中及第三沟槽一侧的P阱中；以及 在所述接触孔底部形成P型区。2. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一填充材料层的 掺杂类型为N型掺杂，所述第二填充材料层的掺杂类型为P型掺杂。3. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一沟槽的深度为 1μηι-3.5μηι，宽度为Ιμηι-ΙΟμηι，所述第二沟槽的深度为1μηι-3.5μηι，宽度为0.5μηι-2μηι，所述第 三沟槽的深度为1μηι-3.5μηι，宽度为0.1μηι-0.6μηι。4. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的材料 为二氧化硅、氮化硅、氮氧化硅的一种或多种组合。5. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一阻止层的厚度 为 1000A-20000A。6. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述第一填充材料层的 厚度为 〇.3μηι-1μηι。7. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在形成第一阻止层之 后，在生长栅介电层之前，还包括： 在所述第二沟槽和第三沟槽的侧壁和底壁形成第一氧化层； 去除所述第一氧化层。8. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用原位掺杂沉积形成 所述第一填充材料层。9. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用干法刻蚀工艺刻蚀 所述第一沟槽中的第一填充材料层形成凹槽。10. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述凹槽的数量为多 个。11. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，采用原位掺杂沉积形 成所述第二填充材料层，并进行平坦化，使得所述第二填充材料层与所述第一填充材料层 上表面齐平。12. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述平坦化为采用化 学机械研磨工艺或回刻工艺进行。13. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述介质层的材质为 二氧化硅、氮化硅、氮氧化硅、多晶硅的一种或多种组合。14. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，所述接触孔位于所述 半导体衬底中的深度为〇· 1μηι-〇·8μηι。15. 如权利要求1所述的沟槽功率器件的制作方法，其特征在于，在所述接触孔底部形 成P型区之后，还包括： 在所述半导体衬底上形成金属层，所述金属层填充所述接触孔；以及 在所述金属层上形成钝化层。16. -种沟槽功率器件，包括： 半导体衬底； 位于所述半导体衬底中第一沟槽、第二沟槽及第三沟槽； 位于所述第一沟槽所在区域的半导体衬底表面及所述第一沟槽的底壁和侧壁的第一 阻止层； 位于所述第二沟槽和第三沟槽所在区域的半导体衬底表面及第二沟槽和第三沟槽的 底壁和侧壁上的栅介电层； 位于第一沟槽、第二沟槽及第三沟槽中的第一填充材料层； 位于所述第一沟槽中的第一填充材料层中的凹槽； 位于所述凹槽中的第二填充材料层，所述第一填充材料层与第二填充材料层的掺杂类 型不同，所述第一沟槽中的第一填充材料层和第二填充材料层共同作为静电隔离结构;所 述第一填充材料层、第二填充材料、栅介电层和第一阻止层的上表面齐平； 位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧的P阱； 位于所述半导体衬底中第一沟槽、第二沟槽和第三沟槽两侧所述P阱上的N型区； 位于所述半导体衬底上的介质层； 接触孔，所述接触孔贯穿所述介质层并分别延伸至第一沟槽和第二沟槽的第一填充材 料层中及第三沟槽一侧的P阱中；以及 位于所述接触孔底部的P型区。17. 如权利要求16所述的沟槽功率器件，其特征在于，所述第一填充材料层的掺杂类型 为N型掺杂，所述第二填充材料层的掺杂类型为P型掺杂。18. 如权利要求16所述的沟槽功率器件，其特征在于，所述第一沟槽的深度为1μπι-3.5μ m，宽度为Ιμηι-ΙΟμηι，所述第二沟槽的深度为1μηι-3 · 5μηι，宽度为O · 5μηι-2μηι，所述第三沟槽的 深度为 ?Μ?-3.5μηι，宽度为 0.1μηι-0.6μηι。19. 如权利要求16所述的沟槽功率器件，其特征在于，所述第一阻止层的材料为二氧化 硅、氮化硅、氮氧化硅的一种或多种组合。20. 如权利要求16所述的沟槽功率器件，其特征在于，所述第一阻止层的厚度为 1000人-20000人。21. 如权利要求16所述的沟槽功率器件，其特征在于，所述第一填充材料层的厚度为 0·3μπι-1μπι〇22. 如权利要求16所述的沟槽功率器件，其特征在于，所述凹槽的数量为多个。23. 如权利要求16所述的沟槽功率器件，其特征在于，所述介质层的材质为二氧化硅、 氮化硅、氮氧化硅、多晶硅的一种或多种组合。24. 如权利要求16所述的沟槽功率器件，其特征在于，所述接触孔位于所述半导体衬底 中的深度为〇. Ium-0.8μηι。25. 如权利要求16所述的沟槽功率器件，其特征在于，还包括： 位于所述半导体衬底上的金属层，所述金属层填充所述接触孔；以及 位于所述金属层上的钝化层。
【文档编号】H01L21/336GK106024701SQ201610557135
【公开日】2016年10月12日
【申请日】2016年7月12日
【发明人】杨彦涛, 王平, 夏志平, 李云飞, 周艳春
【申请人】杭州士兰集成电路有限公司