半导体器件及其制造方法
【专利摘要】本发明提供一种半导体器件及其制造方法，该半导体器件包括形成在存储器单元区中的半导体衬底的主表面之上的控制栅电极和存储器栅电极，和形成在分流区中的半导体衬底的主表面之上的第一电极和第二电极。第一电极与控制栅电极形成一体，第二电极与存储器栅电极形成一体。第二电极包括沿第一电极的侧壁形成的第一部分，和沿半导体衬底的主表面延伸的第二部分。另外，相对于半导体衬底的主表面，第一电极的上表面的高度与第二电极的第一部分的上表面的高度一般是相同的。
【专利说明】半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]2015年3月30日提出的日本专利申请N0.2015-070152的公开包括说明书、附图和摘要，通过引用的方式将其作为整体合并于此。
技术领域
[0003]本发明涉及一种半导体器件及其制造方法，且可以适用于包括非易失性存储器的半导体器件的示例及其制造方法。
【背景技术】
[0004]作为电可写/可擦除非易失性半导体存储器件，已经广泛使用EEPROM(电可擦除可编程只读存储器)。现在广泛使用的用闪存表示的这些存储器件，包括被MISFET的栅电极下面的氧化膜或俘获绝缘膜包围的导电浮置栅电极，浮置栅极或俘获绝缘膜中的电荷存储状态被制成为作为晶体管的阈值读出的存储信息。这种俘获绝缘膜是指能存储电荷的绝缘膜，作为示例可以引用氮化硅膜等。通过将电荷充电到这种电荷存储区或将电荷从这种电荷存储区释放，会改变MISFET的阈值，并会使MISFET作为存储元件来操作。作为闪存，存在使用MONOS(金属-氧化物-氮化物-氧化物-半导体)膜的分裂栅型单元。在这种存储器中，通过使用氮化硅膜作为电荷存储区，由于使数据保持不变的极佳可靠性、能降低写入/擦除操作的电压等，所以提供了以下优势，即与导电浮置栅极膜相比使针对离散存储电荷的数据保持不变的可靠性极佳，能使氮化硅膜之上和之下的氧化物膜变薄。
[0005]另外，存储器单元包括经由第一栅极绝缘膜形成在半导体衬底之上的控制栅电极(选择栅电极)、经由包括电荷存储区的第二栅极绝缘膜形成在半导体衬底之上的存储器栅电极、和形成在半导体衬底的表面之上以夹着控制栅电极和存储器栅电极的一对半导体区(源极区和漏极区)。在存储器单元区中，多个存储器单元在X方向和Y方向上以矩阵形状布置。例如，相对于在Y方向上以行排列的多个存储器单元，控制栅电极和存储器栅电极分别形成一体，且控制栅电极和存储器栅电极在Y方向上延伸。例如，由多晶硅膜等组成的控制栅电极和存储器栅电极，向邻近存储器单元区的供电区(分流区)延伸，并与例如由金属布线层组成的控制栅极线(选择栅极线)和存储器栅极线耦合。
[0006]在日本未审专利申请公开N0.2006-049737、日本未审专利申请公开N0.2011-222938和日本未审专利申请公开N0.2006-054292中，描述了用供电区中的控制栅极线耦合控制栅电极和用存储器栅极线耦合存储器栅电极的分流结构的技术。
【发明内容】
[0007]另外，在包括非易失性存储器的半导体器件中，希望尽可能多地提高性能，或者提高半导体器件的可靠性，或者实现它们两者。
[0008]从本说明书和附图的描述，其它问题和新的特征将变得明显。
[0009]根据实施例，半导体器件包括半导体衬底，该半导体衬底包括在半导体衬底的主表面中的存储器单元区和在主表面的第一方向上与存储器单元区相邻的分流区(shuntreg1n)。另外，该半导体器件包括形成在存储器单元区中的存储器单元，该存储器单元包括经由第一栅极绝缘膜形成在半导体衬底的主表面之上并在第一方向上延伸的第一栅电极，与第一栅电极相邻并经由第二栅极绝缘膜形成在半导体衬底的主表面之上的第二栅电极，和形成在半导体衬底的主表面之上的、夹着第一栅电极和第二栅电极的第一源极区和第一漏极区。此外，该半导体衬底包括位于分流区中的并与第一栅电极形成一体的第一电极，和位于分流区中的第二电极，该第二电极与第二栅电极形成一体，并包括沿第一栅电极的侧壁形成的第一部分和从第一部分沿半导体衬底的主表面延伸的第二部分。另外，该半导体器件包括覆盖第一栅电极、第二栅电极、第一电极和第二电极的第一绝缘膜，形成在第一绝缘膜中的具有与漏极区耦合的第一插塞的导电的第一插塞和具有与第二电极耦合的第二插塞的导电的第二插塞，以及位于第一绝缘膜之上的第一金属布线和第二金属布线，第一金属布线与第一插塞耦合，第二金属布线与第二插塞耦合。此外，相对于半导体衬底的主表面，第一电极的上表面的高度与第二电极的第一部分的上表面的高度是相同的。
[0010]根据该实施例，能够提高半导体器件的性能，或者能够提高半导体器件的可靠性，或者能够实现它们两者。
【附图说明】
[0011]图1是示出实施例的半导体器件的部分制造步骤的工艺流程图。
[0012]图2是示出实施例的半导体器件的部分制造步骤的工艺流程图。
[0013]图3是示出实施例的半导体器件的部分制造步骤的工艺流程图。
[0014]图4是在实施例的半导体器件的制造步骤期间的基本部分的横截面图。
[0015]图5是图4之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0016]图6是图5之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0017]图7是图6之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0018]图8是图7之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0019]图9是图8之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0020]图10是图9之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0021]图11是图10之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0022]图12是图11之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0023]图13是图12之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0024]图14是图13之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0025]图15是图14之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0026]图16是图15之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0027]图17是图16之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0028]图18是图17之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0029]图19是图18之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0030]图20是不同于图19的实施例的半导体器件的制造步骤期间的基本部分的横截面图。
[0031]图21是图19之后的半导体器件的制造步骤期间的基本部分的横截面图。
[0032]图22是实施例的半导体器件的基本部分的横截面图。
[0033]图23是实施例的半导体器件的基本部分的横截面图。
【具体实施方式】
[0034]在下面的实施例中，当为了方便起见需要时，虽然可以将描述分成多个部分或实施例，但它们并不是彼此无关的，且一个是另一个的部分或全部的变更、细节、补充说明等的关系，除了特别明确规定的情况以外。此外，在下面的实施例中，当提及元件等的数量(包括件数、数值、数量、范围等)时，它们不限于提到的数量，且可以等于或大于和等于或小于提到的数量，除了特别明确规定的情况、原则上明显限制于特定数量的情况等以外。此外，在下面的实施例中，不必说，其构成元件(也包括元件步骤等)不一定是必不可少的，除了特别明确规定的情况、原则上认为明显是必不可少的情况等以外。以类似的方式，在下面的实施例中，当提及构成元件等的形状、位置关系等时，它们是包含基本接近于或类似于其形状、位置关系等的形状、位置关系等，除了特别明确规定的情况、原则上认为不是的情况等以外。这一事实同样适用于上述数值和范围。
[0035]在下面，基于附图将详细说明实施例。另外，在用于说明实施例的所有附图中，相同的附图标记被指定给具有相同功能的组件，并将省略其重复说明。此外，在下面的实施例中，原则上将不重复对相同或相似部分的说明，除了特别需要时以外。
[0036]另外，在用于实施例的附图中，为了便于理解附图，还具有即使在横截面图中也省略影线的情况。此外，为了便于理解附图，还具有即使在平面图中也给出影线的情况。
[0037](实施例)
[0038]〈关于半导体器件的制造步骤〉
[0039]本实施例和下面实施例的半导体器件是一种包括非易失性存储器(非易失性存储元件、闪存、非易失性半导体存储器件)的半导体器件。在本实施例和下面的实施例中，将基于以η沟道型MI SFET(MISFET:金属绝缘体半导体场效应晶体管)为基础的存储器单元来解释说明非易失性存储器。
[0040]参考附图，将说明制造本实施例的半导体器件的方法。
[0041]图1至图3是示出本实施例的半导体器件的部分制造步骤的工艺流程图。图4至图21是在本实施例的半导体器件的制造步骤期间的基本部分的横截面图。另外，在图4至图21的横截面图中，示出了存储器单元区1A、外围电路区IB和分流区SH的基本部分的横截面图，并示出了分别在半导体衬底SB中形成存储器单元区IA中的非易失性存储器的存储器单元、外围电路区IB中的MISFET和分流区SH中的分流结构的状态。
[0042]存储器单元区1A、外围电路区IB和分流区SH存在于同一半导体衬底SB中。在图4至图21的横截面图中，以该顺序示出了存储器单元区1A、外围电路区IB和分流区SH，然而，存储器单元区IA和外围电路区IB以及外围电路区IB和分流区SH可以不彼此相邻。
[0043]在存储器单元区IA中，以矩阵形状布置多个分裂栅型存储器单元，且该存储器单元由η沟道型MISFET(控制晶体管和存储器晶体管)组成。该存储器单元包括经由栅极绝缘膜形成在半导体衬底之上的控制栅电极，经由包括电荷存储区的栅极绝缘膜形成在半导体衬底之上的存储器栅电极，和形成在半导体衬底的表面之上的以夹着控制栅电极和存储器栅电极的一对半导体区(源极区和漏极区)。
[0044]另外，在本实施例中，将说明在存储器单元区IA中形成η沟道型MISFET(控制晶体管和存储器晶体管)的情况，然而，在存储器单元区IA中使导电类型相反和形成ρ沟道型MISFET(控制晶体管和存储器晶体管)也是可能的。虽然将在下面描述它，但控制晶体管包括例如由硅膜(多晶硅膜)组成的控制栅电极，存储器晶体管包括例如由硅膜(多晶硅膜)组成的存储器栅电极。
[0045]分流区(供电区)SH是用于耦合控制栅电极和存储器栅电极的区域，控制栅电极和存储器栅电极用控制栅极线(选择栅极线)和存储器栅极线(通常)与多个存储器单元形成为整体，并邻近存储器单元区IA布置。向存储器单元区IA延伸的控制栅电极和存储器栅电极连续向分流区SH延伸。在分流区SH中，控制栅电极与控制栅极线耦合，且存储器栅电极MG与存储器栅极线耦合。
[0046]外围电路IB是不同于非易失性存储器的电路，且其是处理器，诸如CPU、控制电路、读出放大器、列解码器、行解码器等。形成在外围电路IB中的MISFET是外围电路的MISFET。在本实施例中，将说明在外围电路区IB中形成η沟道型MISFET的情况，然而，在外围电路区IB中使导电类型相反和形成ρ沟道型MISFET也是可能的，在外围电路区IB中形成CMISFET(互补MISFET)等也是可能的。
[0047 ] 如图4所示，首先，提供由具有例如约为1-10 Ω cm的比电阻的ρ型多晶硅等组成的半导体衬底(半导体晶片)SB(图1的步骤SI)。然后，在半导体衬底SB的主表面之上，形成定义有源区的元件分离区(内部元件分离和绝缘区)ST。
[0048]元件分离区ST由绝缘体诸如氧化硅组成，并可以通过例如STI(浅沟槽隔离)方法或LOCOS(硅的局部氧化)方法等形成。例如，可通过在半导体衬底SB的主表面中形成用于分离元件的沟槽STR，然后在用于分离元件的该沟槽STR的内部嵌入例如由氧化硅组成的绝缘膜，来形成元件分离区ST。更具体地说，在半导体衬底SB的主表面中形成用于分离元件的沟槽STR之后，在半导体衬底SB之上形成用于形成元件分离区的绝缘膜(例如氧化硅膜)，以在其中嵌入用于分离元件的这种沟槽STR。然后，通过去除用于分离元件的沟槽STR外面的绝缘膜(用于形成元件分离区的绝缘膜)，可以形成由嵌入在用于隔离元件的沟槽STR中的绝缘膜组成的元件分离区ST。元件分离区ST布置在半导体衬底SB的主表面中以包围形成元件的有源区。换句话说，用元件分离区ST将元件相互分离。元件分离区ST使存储器单元区IA和外围电路区IB相互电分离，使存储器单元区IA中的存储器单元相互电分离，并使外围电路区IB中的多个MISFET相互电分离。在分流区SH中，形成具有大的宽度的元件分离区ST。
[0049]接下来，如图5所示，在半导体器件SB的存储器单元区IA中形成ρ型阱PWl，并在外围电路区IB中形成ρ型阱PW2(图1的步骤S3)型阱PWl、PW2可以通过将ρ型杂质诸如硼(B)离子注入到半导体衬底SB中形成。ρ型阱PW1、PW2形成在从半导体衬底SB的主表面起的预定深度之上。由于P型阱PWl和ρ型阱PW2具有相同的导电类型，所以它们可以在同一离子注入步骤中形成，或者可以在不同的离子注入步骤中形成。虽然没有示出，但在平面图和截面图中，存储器单元区IA的ρ型阱PWl用η型阱覆盖，并与外围电路区IB的ρ型阱PW2电分离。
[0050]接下来，在通过稀释的氢氟酸清洗等清洗半导体衬底SB的表面(ρ型阱PW1、PW2)之后，在半导体衬底SB的主表面(ρ型阱PWl、PW2的表面)之上，形成针对栅极绝缘膜的绝缘膜GI(图1的步骤S4)。
[0051 ]绝缘膜GI例如由薄的氧化硅膜或氮氧化硅膜等形成，且形成的绝缘膜GI的膜厚度例如可被制成为约2-3nm。绝缘膜GI可以通过热氧化法、CVD(化学气相沉积)法或等离子体氮化法形成。当通过热氧化法形成绝缘膜GI时，绝缘膜GI不形成在元件分离区ST之上。
[0052]另一方面，在步骤S4中，在不同于存储器单元区IA的绝缘膜GI形成步骤的步骤中，形成具有不同膜厚度的外围电路区IB的绝缘膜GI也是可能的。
[0053]接下来，如图6所示，在半导体衬底SB的主表面(主表面的整个表面)之上，即在存储器单元区IA和外围电路区IB的绝缘膜GI之上和在分流区SH的元件分离区ST之上，形成(层叠)硅膜PSl(图1的步骤S5)。
[0054]硅膜PSl是用于形成下述的控制栅电极CG的导电膜，且是用于形成下述的第一电极DI的导电膜，其中在分流区SH中第一电极DI与控制栅电极CG形成一体。此外，硅膜PSI还用作用于形成下述的栅电极DG的导电膜。换句话说，下述的控制栅电极CG、下述的栅电极DG和下述的第一电极Dl都由硅膜PSl形成。
[0055]硅膜PSl由多晶硅膜(多晶硅膜)组成，且可以使用CVD法等形成。硅膜PSl的层叠膜厚度例如可被制成为约50-100nm。通过在膜形成时注入杂质或者在膜形成之后离子注入杂质，可将硅膜PSl制成低阻抗的半导体膜(掺杂的多晶硅膜)。优选的是，存储器单元区IA和分流区SH的硅膜PSl是已经引入η型杂质诸如磷(P)、砷(As)等的η型硅膜。
[0056]接下来，在半导体衬底SB的主表面(主表面的整个表面)之上，即在硅膜PSl之上，形成(层叠)绝缘膜ILl(图1的步骤S6)。
[0057]绝缘膜ILl是用于形成下述的盖层绝缘膜CPl、CP2、CP3的绝缘膜。绝缘膜ILl例如由氮化硅膜等组成，且可以使用CVD法等形成。绝缘膜ILl的层叠膜厚度例如可被制成为约20-50nm。通过执行步骤S5、S6，出现在硅膜PSl之上形成硅膜PSl和绝缘膜ILl的层叠膜LF的状态。在这里，层叠膜LF由硅膜PSl和硅膜PSl之上的绝缘膜ILl组成。
[0058]接下来，通过光刻技术和蚀刻技术图案化层叠膜LF，即绝缘膜ILl和硅膜PSl，并在存储器单元区IA中形成包括控制栅电极CG和控制栅电极CG之上的盖层绝缘膜CPl的层叠体(层叠结构)LMl(图1的步骤S7)。
[0059]可以如下执行步骤S7。更确切地说，首先，如图6所示，使用光刻法在绝缘膜ILl之上形成光致抗蚀剂图案PRl作为抗蚀剂图案。该光致抗蚀剂图案PRl形成在存储器单元区IA中的控制栅电极CG形成计划区中、整个外围电路区IB中和分流区SH中的第一电极Dl形成计划区中。然后，使用该光致抗蚀剂图案PRl作为蚀刻掩膜，通过蚀刻(优选通过干法蚀刻)图案化存储器单元区IA和分流区SH中的硅膜PSl和绝缘膜ILl的层叠膜LF，并在之后去除该光致抗蚀剂图案PR1。因此，如图7所示，在存储器单元区IA中形成层叠体LMl，该层叠体LMl包括由已经图案化的硅膜PSl组成的控制栅电极CG和由已经图案化的绝缘膜ILl组成的盖层绝缘膜CPI。另外，在分流区SH中形成层叠体LM2，该层叠体LM2包括由已经图案化的硅膜PSl组成的第一电极Dl和由已经图案化的绝缘膜ILl组成的盖层绝缘膜CP2。
[0060]层叠体LMl由控制栅电极CG和控制栅电极CG之上的盖层绝缘膜CPl组成，并经由绝缘膜GI形成在存储器单元区IA的半导体衬底SB(p型阱PWl)之上。在平面图中，控制栅电极CG和盖层绝缘膜CPl具有通常彼此相同的平面形状，并在平面图中相互重叠。
[0061 ]层叠体LM2由第一电极Dl和第一电极之上的盖层绝缘膜CP2组成，并经由绝缘膜GI形成在分流区SH的元件分离区ST之上。在图8中和在前面，将省略元件分离区ST之上的绝缘膜GI。在平面图中，第一电极Dl和盖层绝缘膜CP2具有通常彼此相同的平面形状，并在平面图中相互重叠。
[0062]当执行步骤7时，在存储器单元区IA中去除除了变为层叠体LMl的部分之外的硅膜PSl和绝缘膜ILl，并在分流区SH中去除除了变为层叠体LM2的部分之外的硅膜PSl和绝缘膜ILl。另一方面，在外围电路区IB中，光致抗蚀剂图案PRl形成在整个外围电路区IB中。因此，即使在执行步骤7时，在外围电路区IB中，由于它没有被去除即没有被图案化，所以仍保留由硅膜PSl和硅膜PSl之上的绝缘膜ILl组成的层叠膜LFl。留在外围电路区IB中的层叠膜LF用附图标记LFl来标识，并称为层叠膜LF1。
[0063]在存储器单元区IA中，形成由图案化的硅膜PSl组成的控制栅电极CG，且控制栅电极CG是控制晶体管的栅电极。留在控制栅电极CG下面的绝缘膜GI成为控制晶体管的栅极绝缘膜。因此，在存储器单元区IA中，由硅膜PSl组成的控制栅电极CG变成经由作为栅极绝缘膜的绝缘膜GI形成在半导体衬底SB(p型阱PWl)之上的状态。
[0064]在存储器单元区IA中，通过执行在步骤S7的图案化步骤中执行的干法蚀刻，或者通过在干法蚀刻之后执行湿法蚀刻，可能会去除没有被层叠体LMl覆盖的部分的绝缘膜GI，即不是变为栅极绝缘膜的部分的绝缘膜GI。
[0065]接下来，如图8所示，在半导体衬底SB的整个表面之上，S卩在半导体衬底SB的主表面(表面)之上和在层叠体LMl、LM2的表面(上表面和侧表面)之上，形成针对存储器晶体管的栅极绝缘膜的绝缘膜MZ(图1的步骤S8)。
[0066]在外围电路区IB中，由于保留了层叠膜LFl，所以绝缘膜MZ也可能会形成在该层叠膜LFl的表面(上表面和侧表面)之上。因此，在步骤S8中，绝缘膜MZ形成在半导体衬底SB之上，以覆盖存储器单元区IA的层叠体LMl、分流区SH的层叠体LM2和外围电路区IB的层叠膜LFl0
[0067]绝缘膜MZ是针对存储器晶体管的栅极绝缘膜的绝缘膜，且其是包括其内部的电荷存储部分的绝缘膜。这种绝缘膜MZ由氧化硅膜(氧化物膜)MZl、形成在氧化硅膜MZI之上的氮化硅膜(氮化物膜)MZ2和形成在氮化硅膜MZ2之上的氧化硅膜(氧化物膜)MZ3的层叠膜组成。氧化硅膜MZl、氮化硅膜MZ2和氧化硅膜MZ3的层叠膜也可以被认为是0N0(氧化物-氮化物-氧化物)膜。
[0068]另外，为了使附图便于使用，在图8中，作为绝缘膜MZ，仅示出了由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3组成的绝缘膜MZο在本实施例中，作为具有陷阱能级的绝缘膜(电荷存储层)，举例说明了氮化硅膜MZ2，然而，该绝缘膜不限于氮化硅膜，具有与氮化硅膜相比较高的介电常数的高介电常数膜，诸如氧化铝(氧化铝)膜、氧化铪膜或氧化钽膜，也可以用作电荷存储层或电荷存储部分。此外，电荷存储层或电荷存储部分也可以由硅纳米点形成。
[0069]为了形成绝缘膜MZ，例如，首先，在通过热氧化法(优选ISSG氧化)形成氧化硅膜MZl之后，通过CVD法在该氧化硅膜MZl之上层叠氮化硅膜MZ2，并通过CVD法，或者通过热氧化法，或者通过它们两者在该氮化硅膜MZ2之上进一步形成氧化硅膜MZ3。因此，可以形成由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的层叠膜组成的绝缘膜MZ。
[0070]氧化硅膜MZl的厚度例如可被制成为约2-10nm，氮化硅膜MZ2的厚度例如可被制成为约5-15nm，氧化娃膜MZ3的厚度例如可被制成为约2-10nm。对于最后的氧化物膜，即绝缘膜MZ的最上层的氧化硅膜MZ3，高耐压膜也可以通过例如氧化氮化物膜的上层部分(绝缘膜MZ的中间层的氮化硅膜MZ2)形成。绝缘膜MZ用作随后形成的存储器栅电极MG的栅极绝缘膜。
[0071 ]接下来，在半导体衬底SB的主表面(主表面的整个表面)之上，即在绝缘膜MZ之上，形成(层叠)硅膜PS2作为形成存储器栅电极MG的导电膜，以覆盖存储器单元区IA和分流区SH中的层叠体LMl、LM2，并覆盖外围电路区IB中的层叠膜LFl (图1的步骤S9)。
[0072]硅膜PS2是针对存储器晶体管的栅电极的导电膜，且是用于形成下述的第二电极D2的导电膜，其中在分流区SH中第二电极D2与存储器栅电极MG形成一体。硅膜PS2由多晶硅膜组成，并可以使用CVD法等形成。硅膜PS2的层叠膜厚度例如可以被制成为约30-150nm。
[0073]另外，通过在膜形成时引入杂质或者通过在膜形成之后以离子注入杂质的方式引入杂质，将硅膜PS2制作成低阻抗的半导体膜(掺杂的多晶硅膜)。硅膜PS2是已经优选引入η型杂质诸如磷(P)、砷(As)等的η型硅膜。
[0074]接下来，通过各向异性蚀刻技术，使硅膜PS2受到回蚀刻(蚀刻、各向异性干法蚀亥IJ、各向异性蚀刻)(图1的步骤S10)。
[0075]由于通过步骤SlO的回蚀刻步骤使硅膜SP2受到回蚀刻，所以将硅膜PS2制成经由绝缘膜MZ留在层叠体LMl的两个侧壁之上的侧壁间隔物形状中，并去除存储器单元区IA的其它区域的硅膜PS2。因此，如图9所示，在存储器单元区IA中，通过已保留在侧壁间隔物形状中的硅膜PS2经由绝缘膜MZ，将存储器栅电极MG形成在层叠体LMl的两个侧壁中的一个侧壁之上，并经由绝缘膜MZ通过已保留在侧壁间隔物形状中的硅膜PS2，将硅间隔物SP形成在另一侧壁之上。将存储器栅电极MG形成在绝缘膜MZ之上，以经由绝缘膜MZ邻近于层叠体LMl。由于层叠体LMl由控制栅电极CG和控制栅电极CG之上的盖层绝缘膜CPl组成，所以将存储器栅电极MG形成在绝缘膜MZ之上，以经由绝缘膜MZ邻近于控制栅电极CG和盖层绝缘膜CPl0
[0076]另外，在分流区SH中，在步骤SlO的回蚀刻步骤之前，使用光刻法在硅膜SP2之上形成光致抗蚀剂图案PR2作为抗蚀剂图案(掩膜)ο该光致抗蚀剂图案PR2形成在分流区SH中的第二电极D2形成计划区中。因此，在步骤SlO的回蚀刻步骤之后的分流区SH中，形成第二电极D2，其中该第二电极D2经由绝缘膜MZ覆盖层叠体LM2的上表面和侧表面的部分并在元件分离区ST之上延伸。如图9所示，第二电极D2具有反S形，并由沿第一电极Dl的侧壁形成的第一部分、形成在元件分离区ST之上的并从第一部分的一端(下端)在背离第一电极Dl的方向上继续延伸的第二部分，和在第一电极Dl之上从第一部分的另一端(上端)延伸的第三部分组成。另外，在没有被第二电极D2覆盖的层叠体LM2的侧壁中，经由绝缘膜MZ形成硅间隔物SP0
[0077]此外，也在制成为保留在外围电路区IB中的层叠膜LFl的侧壁之上，经由绝缘膜MZ形成硅间隔物SP。
[0078]硅间隔物SP也可以被视为由电导体即电导体间隔物组成的侧壁间隔物。在存储器单元区IA中，存储器栅电极MG和硅间隔物SP形成在变为彼此相反的侧的层叠体LMl的侧壁之上，并具有穿过层叠体LMl通常对称的结构。
[0079]在完成步骤SlO的回蚀刻步骤阶段，优选的是，存储器栅电极MG和硅间隔物SP的高度比控制栅电极CG的高度高。通过使存储器栅电极MG的高度比控制栅电极CG的高度高，在下述的步骤S20的抛光步骤中，可以准确地暴露存储器栅电极MG的上部分，并可以防止存储器栅电极MG的暴露故障。
[0080]接下来，在使用光刻技术形成覆盖存储器栅电极MG并暴露半导体衬底SB之上的硅间隔物SP的光致抗蚀剂图案(未示出)之后，使用该光致抗蚀剂图案作为蚀刻掩膜通过干法蚀刻，去除硅间隔物SP(图2的步骤S11)。重要的是，该光致抗蚀剂图案是覆盖分流区SH中的第二电极D2的图案。然后，去除该光致抗蚀剂图案。在步骤S11的蚀刻步骤中，如图1O所示，由于存储器栅电极MG被光致抗蚀剂膜覆盖，所以虽然去除了硅间隔物SP，但留下存储器栅电极MG没被蚀刻。另外，去除了层叠体LM2、LF1的侧壁的硅间隔物SP。
[0081]接下来，如图10所示，通过蚀刻(例如湿法蚀刻)去除没有被存储器栅电极MG或第二电极D2覆盖的且暴露的绝缘膜MZ的部分(图2的步骤S12)。此时，在存储器单元区IA中，留下位于存储器栅电极MG下面的和存储器栅电极MG和层叠体LMl之间的绝缘膜MZ没被去除，并去除其它区域的绝缘膜MZ。另外，在分流区SH中，留下被第二电极D2覆盖的绝缘膜MZ没被去除，并去除其它区域的绝缘膜MZ。从图10得知，在存储器单元区IA中，绝缘膜MZ连续延伸在存储器栅电极MG和半导体衬底SB(p型阱PWl)之间的区域和存储器栅电极MG和层叠体LMl之间的区域的两个区域之上。
[0082]存储器栅电极MG和半导体衬底SB(p型阱PWl)之间的区域的绝缘膜MZ用作存储器晶体管的栅极绝缘膜。
[0083]接下来，通过使用光刻技术和蚀刻技术图案化外围电路区IB的层叠膜LFl，如图11所示，在外围电路区IB中形成包括栅电极DG和栅电极DG之上的盖层绝缘膜CP3的层叠体(层叠结构)LM3(图2的步骤SI3)。
[0084]例如，可以如下执行步骤S13的图案化步骤。更确切地说，首先，使用光刻法在半导体衬底SB的主表面之上形成光致抗蚀剂图案(未示出)。该光致抗蚀剂图案形成在整个存储器单元区1A、整个分流区SH和外围电路区IB中的栅电极DG形成计划区中。因此，存储器栅电极MG和层叠体LMl以及第一电极Dl和第二电极D2被该光致抗蚀剂图案覆盖。然后，使用该光致抗蚀剂图案作为蚀刻掩膜，通过蚀刻(优选通过干法蚀刻)图案化外围电路区IB中的硅膜PSl和绝缘膜ILl的层叠膜LFl，然后去除该光致抗蚀剂图案。因此，如图11所示，在外围电路区IB中形成由图案化的硅膜PSl组成的栅电极DG和由图案化的绝缘膜ILl组成的盖层绝缘膜CP3的层叠体LM3。
[0085]层叠体LM3由栅电极DG和栅电极DG之上的盖层绝缘膜CP3组成，并经由绝缘膜GI形成在外围电路区IB的半导体衬底SB(p型阱PW2)之上。在平面图中，栅电极DG和盖层绝缘膜CP3具有通常彼此相同的平面形状，并在平面图中相互重叠。另外，栅电极DG是虚拟的栅电极(模拟栅电极)，且随后被去除。由此可将栅电极DG称为虚拟栅电极。此外，由于栅电极DG随后被去除并用下述的栅电极GE代替，所以它也可以被视为替换栅电极或者替换的栅电极。
[0086]通过受到在步骤S13的图案化步骤中执行的干法蚀刻，或者通过在干法蚀刻之后受到湿法蚀刻，可能会将不同于被外围电路区IB中的层叠体LM3覆盖的部分的绝缘膜GI去除。
[0087]因此，在外围电路区IB中，包括栅电极DG和栅电极DG之上的盖层绝缘膜CP3的层叠体LM3，经由绝缘膜GI形成在半导体衬底SB (ρ型阱PW2)之上。
[0088]因此，如图11所示，在存储器单元区IA中，控制栅电极CG经由绝缘膜GI形成在半导体衬底SB之上，存储器栅电极MG经由绝缘膜MZ形成在半导体衬底SB之上。另外，在外围电路区IB中，栅电极DG经由绝缘膜GI形成在半导体衬底SB之上，在分流区SH中，第一电极Dl和第二电极D2形成在元件分离区ST之上。此外，控制栅电极CG与其之上的盖层绝缘膜CPl形成在一起，第一电极Dl与其之上的盖层绝缘膜CP2形成在一起，栅电极DG与其之上的盖层绝缘膜CP3形成在一起。形成在分流区SH中的第二电极D2由第三部分、第一部分和第二部分组成，其中第三部分经由绝缘膜MZ覆盖第一电极DI的上表面的部分，第一部分经由绝缘膜MZ覆盖第一电极Dl的侧壁，第二部分经由绝缘膜MZ形成在元件分离区ST之上。
[0089]接下来，如图12所示，使用离子注入法等，形成η—型半导体区(杂质扩散层)EX1、EX2、EX3(图 2 的步骤 S14)。
[0090]在步骤S14中，使用层叠体LMl、存储器栅电极MG和层叠体LM3作为掩膜(防止离子注入掩膜)，通过离子注入法将η型杂质诸如砷(As)或磷(P)引入到半导体衬底SB(p型阱PW1、PW2)中，可以形成η—型半导体区EX1、EX2、EX3。此时，在存储器单元区IA中，由于存储器栅电极MG用作掩膜(防止离子注入掩膜)，所以将η—型半导体区EXl形成为自对准存储器栅电极MG的侧壁(经由绝缘膜MZ与控制栅电极CG相邻的一侧的相反侧的侧壁)。另外，在存储器单元区IA中，由于层叠体LMl用作掩膜(防止离子注入掩膜)，所以将η—型半导体区ΕΧ2形成为自对准控制栅电极CG的侧壁(经由绝缘膜MZ与控制栅电极CG相邻的一侧的相反侧的侧壁)。此外，在外围电路区IB中，由于层叠体LM3用作掩膜(防止离子注入掩膜)，所以将η—型半导体区ΕΧ3形成为自对准栅电极DG的两个侧壁。η—型半导体区EXl和η—型半导体区ΕΧ2可以用作形成在存储器单元区IA中的存储器单元的源极/漏极区(源极或漏极区)的部分，η—型半导体区ΕΧ3可以用作形成在外围电路区IB中的MISFET的源极/漏极区(源极或漏极区)的部分。虽然η—型半导体区EXl、η—型半导体区ΕΧ2和η—型半导体区ΕΧ3可以在同一离子注入步骤中形成，但它们也可以在不同的离子注入步骤中形成。
[0091]接下来，在层叠体LMl和存储器栅电极MG的侧壁之上，在层叠体LM2的侧壁之上和在第二电极D2的侧壁之上，以及在层叠体LM3的侧壁之上，形成由绝缘膜组成的侧壁间隔物(侧壁、侧壁绝缘膜)Sff，作为侧壁绝缘膜(图2的步骤S15)。侧壁间隔物SW可以被视为侧壁绝缘膜。
[0092]例如，可以如下执行步骤S15的侧壁间隔物SW形成步骤。更确切地说，在半导体衬底SB的主表面的整个表面之上形成(层叠)绝缘膜IL2 ο绝缘膜IL2例如由氧化硅膜、或氮化硅膜、或它们的层叠膜等组成，且可以使用CVD法等形成。绝缘膜IL2形成在半导体衬底SB之上，以覆盖存储器栅电极MG、第二电极D2和层叠体LMl、LM2、LM3。然后，如图13所示，通过各向异性蚀刻技术，使绝缘膜IL2受到回蚀刻(蚀刻、干法蚀刻、各向异性干法蚀刻)。因此，在层叠体LMl和存储器栅电极MG的侧壁之上，在层叠体LM2和在第二电极D2的侧壁之上，以及在层叠体LM3的侧壁之上，选择性地留下绝缘膜IL2，并形成侧壁间隔物SW。在存储器单元区IA中，从层叠体LMl的侧壁，侧壁间隔物SW形成在经由绝缘膜MZ邻近存储器栅电极MG—侧的相反侧的侧壁之上，并从存储器栅电极MG的侧壁，形成在经由绝缘膜MZ邻近层叠体LMl—侧的相反侧的侧壁之上。另外，在外围电路区IB中，侧壁间隔物SW形成在层叠体LM3的两个侧壁之上，在分流区SH中，从层叠体LM2的侧壁，侧壁间隔物SW形成在没有形成第二电极D2—侧的侧壁之上，并形成在第二电极D2的侧壁之上。换句话说，侧壁间隔物SW分别形成在第二电极D2的第一部分、第二部分和第三部分的侧壁之上。
[0093]接下来，如图13所示，使用离子注入法等，形成n+型半导体区(杂质扩散层)SD1、SD2、SD3(图 2 的步骤 S16)。
[0094]在步骤S16中，使用层叠体LMl、存储器栅电极MG、层叠体LM3和侧壁间隔物SW作为掩膜(防止离子注入掩膜)，通过离子注入法将η型杂质诸如砷(As)或磷(P)引入到半导体衬底SB(p型阱PW1、PW2)中，可以形成η+型半导体区SD1、SD2、SD3。此时，在存储器单元区IA中，由于存储器栅电极MG和存储器栅电极MG的侧壁之上的侧壁间隔物SW用作掩膜(防止离子注入掩膜)，所以将η+型半导体区SDl形成为自对准存储器栅电极MG的侧壁之上的侧壁间隔物SW。另外，在存储器单元区IA中，由于层叠体LMl和其侧壁上的侧壁间隔物SW用作掩膜(防止离子注入掩膜)，所以将η+型半导体区SD2形成为自对准层叠体LMl的侧壁之上的侧壁间隔物SW。此外，在外围电路区IB中，由于层叠体LM3和其侧壁之上的侧壁间隔物SW用作掩膜(防止离子注入掩膜)，所以将η+型半导体区SD3形成为自对准层叠体LM3的两个侧壁之上的侧壁间隔物SW。因此，形成了 LDD(浅掺杂漏极)结构。虽然η+型半导体区SDl、n+型半导体区SD2和n+型半导体区SD3可以在同一离子注入步骤中形成，但它们也可以在不同的离子注入步骤中形成。此外，在同一离子注入步骤中形成η+型半导体区SDl和η+型半导体区SD2，在另一离子注入步骤中形成η+型半导体区SD3也是可能的。
[0095]因此，通过η—型半导体区EXl和比η—型半导体区EXl具有更高杂质浓度的η+型半导体区SDl，形成了用作存储器晶体管的源极区的η型半导体区，通过η—型半导体区ΕΧ2和比η—型半导体区ΕΧ2具有更高杂质浓度的η+型半导体区SD2，形成了用作控制晶体管的漏极区的η型半导体区。另外，通过η—型半导体区ΕΧ3和比η—型半导体区ΕΧ3具有更高杂质浓度的η+型半导体区SD3，形成了用作外围电路区IB的MISFET的源极/漏极区的η型半导体区。η+型半导体区SDl比η—型半导体区EXl具有更高的杂质浓度和更深的接合深度，η+型半导体区SD2比η—型半导体区ΕΧ2具有更高的杂质浓度和更深的接合深度，η+型半导体区SD3比η—型半导体区ΕΧ3具有更高的杂质浓度和更深的接合深度。
[0096]接下来，执行活化退火(图2的步骤S17)，其是用于活化已引入到源极和漏极(η一型半导体区EXl、EX2、EX3，n+型半导体区SDl、SD2、SD3)等的半导体区的杂质的加热处理。
[0097]因此，在存储器单元区IA中，形成非易失性存储器的存储器单元。另一方面，在外围电路区IB中，由于栅电极DG是虚拟的栅电极，所以虽然形成了源极/漏极区，但没有形成最终使用的栅电极(下述的栅电极GE)。
[0098]接下来，形成硅化物层SLl(图2的步骤S18)。可以如下形成该硅化物层SL1。
[0099]首先，在包括η+型半导体区SD1、SD2、SD3的整个上表面(表面)的、半导体衬底SB的主表面的整个表面之上，形成(层叠)金属膜，以覆盖层叠体LM1、存储器栅电极MG、层叠体LM2和第二电极D2、层叠体LM3以及侧壁间隔物SW。该金属膜可以由单体金属膜(纯金属膜)或合金膜组成，优选为钴(Co)膜、镍(Ni)膜或镍-铂合金膜组成，然而，镍-铂合金膜(添加铂的镍膜)是尤其优选的。该金属膜可以使用溅射法等形成。
[0100]接下来，通过使半导体衬底SB受到加热处理，使每个n+型半导体区SDl、SD2、SD3、存储器栅电极MG和第二电极D2的上层部分(表面层部分)与金属膜起反应。因此，如图14所示，分别在每个11+型半导体区301、502、503、存储器栅电极1?；和第二电极02的上面部分(上表面、表面、上层部分)中，形成硅化物层SL1。例如，可以将硅化物层SLl制成硅化钴层(当金属膜是钴膜时)，硅化镍层(当金属膜是镍膜时)，或者添加铂的镍硅化物层(当金属膜是镍-铂合金膜时)。添加铂的镍硅化物层是指添加有铂的硅化镍层，即包含铂的硅化镍层，且其也可以称为镍-铂硅化物层。然后，在用湿法蚀刻等去除还没有反应的金属膜之后，进一步执行加热处理以降低硅化物层SLl的电阻。
[0101]通过执行所谓的自对准多晶硅化物(自对准硅化物)工艺，在n+型半导体区SDl、SD2、SD3、存储器栅电极MG和第二电极D2的上面部分中，形成硅化物层SLl，由此能够降低源极和漏极的电阻，并能降低存储器栅电极MG和第二电极D2(第二部分)的电阻。
[0102]接下来，在半导体衬底SB的主表面的整个表面之上形成(层叠)绝缘膜IL3作为层间绝缘膜，以覆盖层叠体LMl、存储器栅电极MG、层叠体LM2和第二电极D2、层叠体LM3以及侧壁间隔物SW(图2的步骤S19)。
[0103]绝缘膜IL3由氧化硅膜的单体膜或者由氮化硅膜和形成在氮化硅膜之上的厚度比氮化硅膜厚的氧化硅膜的层叠膜等组成，且可以使用例如CVD法等形成。
[0104]接下来，使用CMP法等使绝缘膜IL3的上表面受到抛光(抛光处理)(图2的步骤S20)。通过步骤S20的抛光步骤，如图15所示，暴露控制栅电极CG、存储器栅电极MG、栅电极DG、第一电极Dl和第二电极D2的各自的上表面。换句话说，在步骤S20的抛光步骤中，完全去除了已经形成在控制栅电极CG、第一电极Dl和栅电极DG之上的盖层绝缘膜CP1、CP2、CP3。也去除了位于盖层绝缘膜CPl、CP2、CP3的侧壁之上的侧壁SW的部分，这是理所当然的。此外，去除了已经形成在存储器栅电极MG的上面部分中的硅化物层SL1。另外，在分流区SH中，除了去除了硅化物层SLl以外，还去除了第二电极D2的第三部分，且在横截面图中变成了 L形的第二电极D2。换句话说，第二电极D2由沿第一电极Dl的侧壁延伸的第一部分和从第一部分延伸以覆盖元件分离区ST的第二部分组成，并留下已经形成在第二部分的表面中的硅化物层SLl没被抛光。
[0105]另外，在步骤S19的形成绝缘膜IL3的阶段，在绝缘膜IL3的上表面中形成反映层叠体LMl、存储器栅电极MG、层叠体LM2、LM3、侧壁间隔物SW等的不平度或阶梯，然而，在步骤S20的抛光步骤之后，绝缘膜IL3的上表面被平坦化。更具体地说，从半导体衬底SB的上表面或者元件分离区ST的上表面起，控制栅电极CG的上表面、存储器栅电极MG的上表面、第一电极Dl的上表面、第二电极D2(第一部分)的上表面、栅电极DG的上表面和绝缘膜IL3的上表面具有相同的高度。此外，形成在控制栅电极CG、存储器栅电极MG、栅电极DG、第一电极Dl和第二电极D2的第一部分中的侧壁间隔物SW的上表面(上端)也具有与控制栅电极CG和上述的其他高度相等的高度。
[0106]接下来，如图16所示，在半导体衬底SB之上形成具有预定图案的绝缘膜IL14(图3的步骤S21)。
[0107]绝缘膜IL4例如由氮化硅膜等组成，并可以使用CVD法等形成。在平面图中，绝缘膜IL4具有覆盖整个存储器单元区IA和整个分流区SH和暴露外围电路区IB中的栅电极DG的图案。换句话说，绝缘膜IL4具有覆盖控制栅电极CG、存储器栅电极MG、第一电极DI和第二电极D2和暴露栅电极DG的图案。
[0108]接下来，蚀刻并去除栅电极DG(图3的步骤S22)。对于步骤S22的蚀刻，可以使用干法蚀刻、或湿法蚀刻、或两者的组合。
[0109]由于在步骤S22中已去除栅电极DG，所以在已经受到抛光处理的绝缘膜IL3(包括侧壁间隔物SW)中，形成沟槽(凹槽、凹进部分)TRl。沟槽TRl是去除栅电极DG的区域，并对应于在去除栅电极DG之前存在栅电极DG的区域。沟槽TRl的底部(底表面)由绝缘膜GI的上表面形成，沟槽TRl的侧壁(侧表面)由侧壁间隔物SW的侧表面(在去除栅电极DG之前接触栅电极DG的侧表面)形成。
[0110]在步骤S22的栅电极DG的蚀刻步骤中，优选在以下条件下执行蚀刻，其中与栅电极DG相比几乎不蚀刻绝缘膜IL4、绝缘膜IL3、绝缘膜GI和侧壁间隔物SW。更具体地说，优选在以下条件下执行蚀刻，其中绝缘膜IL4、绝缘膜IL3、绝缘膜GI和侧壁间隔物SW的蚀刻速率比栅电极DG的蚀刻速率慢。因此，能够选择性地蚀刻栅电极DG ο由于绝缘膜IL4覆盖了整个存储器单元区IA和整个分流区SH，所以在步骤S22中没有蚀刻存储器栅电极MG、控制栅电极CG、第一电极Dl和第二电极D2。
[0111]接下来，如图17所示，在半导体衬底SB之上，即在包括沟槽TRl的内部(底部和侧壁之上)的绝缘膜IL3之上，形成绝缘膜HK(图3的步骤S24)。然后，在半导体衬底SB之上，即在绝缘膜HK之上，形成金属膜ME作为导电膜，以填充沟槽TRl的内部(图3的步骤S24)。
[0112]在沟槽TRl中，虽然在步骤S24中在沟槽TRl的底部(底表面)和侧壁(侧表面)之上形成了绝缘膜HK，但是沟槽TRl不能完全被绝缘膜HK填充。通过在步骤S24中形成金属膜ME，沟槽TRl变成用绝缘膜HK和金属膜ME完全填充的状态。
[0113]绝缘膜HK是针对栅极绝缘膜的绝缘膜，金属膜ME是针对栅电极的导电膜。更具体地说，绝缘膜HK是针对形成在外围电路区IB中的MISET的栅极绝缘膜的绝缘膜，金属膜ME是针对形成在外围电路区IB中的MISET的栅电极的导电膜。
[0114]绝缘膜HK是绝缘材料膜或比氮化硅具有更高介电常数(比介电常数)的所谓高k膜(高介电常数膜)。另外，在本申请中，高k膜、高介电常数膜或高介电常数栅极绝缘膜是指比氮化硅具有更高介电常数(比介电常数)的膜。
[0115]作为绝缘膜HK，可以使用金属氧化物膜，诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜，且这些金属氧化物膜也可以进一步包含氮(N)和硅(Si)中的一种或两种。绝缘膜HK例如可以用ALD(原子层沉积)法或CVD法形成。当使用高介电常数膜(这里指绝缘膜HK)用于栅极绝缘膜时，由于与使用氧化硅膜的情况相比，可以增加栅极绝缘膜的物理膜厚度，所以确保了能降低漏电流的优势。
[0116]作为金属膜ME，例如可以使用金属膜诸如氮化钛(Ti N)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或铝(Al)膜。另外，这里提到的金属膜是指展现出金属导电性的导电膜，且其不仅包括单体金属膜(纯金属膜)和合金膜，而且还包括展现出金属导电性的金属化合物膜(金属氮化物膜、金属碳化物膜等)。因此，金属膜ME是展现出金属导电性的导电膜，其不限于单体金属膜(纯金属膜)和合金膜，且可以是展现出金属导电性的金属化合物膜(金属氮化物膜、金属碳化物膜等)。此外，虽然金属膜ME可由层叠膜(其中层叠多个膜的层叠膜)组成，但在这种情况下，将层叠膜的最下层制成金属膜(展现金属导电性的导电膜)。另外，层叠膜可由多个金属膜(展现金属导电性的导电膜)的层叠膜组成。金属膜ME可以使用例如溅射法等形成。
[0117]在图17中，作为适合于金属膜ME的示例，示出了金属膜ME由钛铝(TiAl)膜MEl和钛铝(TiAl)膜MEl之上的铝(Al)膜ME2的层叠膜组成的情况。在这种情况下，在步骤S24中，在绝缘膜HK之上首先形成钛铝膜MEl之后，在钛铝膜MEl之上形成铝(Al)膜ME2以填充沟槽TRl的内部。此时，优选的是，使铝膜ME2的厚度制造得比钛铝膜MEl的厚度厚。由于铝膜ME2具有低电阻，所以能够降低随后形成的栅电极GE的电阻。另外，通过在随后形成的栅电极GE中接触栅极绝缘膜的部分(这里指钛铝膜MEl)的材料的产品功能，可以控制包括栅电极GE的MISFET的阈值电压。此外，从提高粘附性的观点看，在钛铝膜MEl和铝膜ME2之间插入钛(Ti)膜、或氮化钛(TiN)膜、或它们的层叠膜也是可能的。在这种情况下，在形成钛铝膜MEl之后，在钛铝膜MEl之上形成钛膜、或氮化钛膜、或它们的层叠膜，然后在它之上形成铝膜ME2。
[0118]接下来，如图18所示，通过用抛光处理诸如CMP法去除沟槽TRl外面的不必要的金属膜ME和绝缘膜HK，将绝缘膜HK和金属膜ME制成留在沟槽TRl的内部(图3的步骤S25)。
[0119]换句话说，在步骤S25中，去除在沟槽TRl外面的金属膜ME和绝缘膜HK，并将绝缘膜HK和金属膜ME制成留在沟槽TRl的内部。因此，出现了绝缘膜HK和金属膜ME留在并嵌入在沟槽TRl的内部的这种状态。
[0120]嵌入在沟槽TRI中的金属膜ME变成MISFET的栅电极GE，嵌入在沟槽TRI中的绝缘膜HK用作MISFET的栅极绝缘膜，栅电极GE用作MISFET的栅电极。
[0121]另外，由于栅电极GE使用金属膜ME来形成，所以可将栅电极GE制成金属栅电极。由于将栅电极GE制成金属栅电极，所以确保了抑制栅电极GE的损耗现象、降低寄生电容和能够使MISFET的操作速度快的优势。
[0122]绝缘膜HK形成在沟槽TRl的底部(底表面)和侧壁之上，且栅电极GE的底部(底表面)和侧壁与绝缘膜HK相邻。绝缘膜GI和绝缘膜HK介于栅电极GE和半导体衬底SB(p型阱PW2)之间，绝缘膜HK介于栅电极GE和侧壁间隔物SW之间。由于绝缘膜HK是高介电常数膜，正好在栅电极GE之下的绝缘膜G1、HK用作MISFET的栅极绝缘膜，而不用作高介电常数栅极绝缘膜。
[0123]此外，在步骤S25中，通过CMP法等也可以抛光并去除绝缘膜IL4。因此，当执行步骤S25时，也从存储器栅电极MG之上、控制栅电极CG之上、第一电极Dl之上和第二电极D2之上，去除了金属膜ME和绝缘膜HK，还去除了绝缘膜IL4，由此暴露了存储器栅电极MG的上表面、控制栅电极CG的上表面、第一电极Dl的上表面和第二电极D2的上表面。
[0124]另一方面，在步骤S22中蚀刻栅电极DG之后且在步骤S23中形成绝缘膜HK之前，去除沟槽TRl底部的绝缘膜GI也是可能的。在这种情况下，更优选地是，在去除沟槽TRl底部的绝缘膜GI之后，在暴露在沟槽TRl的底部的半导体衬底SB (ρ型阱PW2)的表面之上，形成由氧化硅膜或氮氧化硅膜组成的界面层，然后在步骤S23中形成绝缘膜HK。因此，由氧化硅膜或氮氧化硅膜组成的界面层开始介于绝缘膜HK和外围电路区IB的半导体衬底SB(p型阱PW2)之间(在其界面中)。
[0125]在完成图3的步骤S25的阶段，控制栅电极CG的上表面、存储器栅电极MG的上表面、第一电极DI的上表面、第二电极D2 (第一部分)的上表面、栅电极GE的上表面和绝缘膜IL3的上表面，具有与半导体衬底SB的上表面或元件分离区的上表面一样的高度。另外，形成在控制栅电极CG、存储器栅电极MG、栅电极GE、第一电极Dl和第二电极D2的第一部分中的侧壁间隔物SW的上表面(上端)，也具有与控制栅电极CG和上述其他的高度一样的高度。
[0126]接下来，如图19所示，在半导体衬底SB之上，形成具有预定图案的绝缘膜IL5(图3的步骤S26)。
[0127]绝缘膜IL5例如由氧化硅膜等组成，并可以使用CVD法等形成。在平面图中，绝缘膜IL5具有覆盖整个外围电路区IB和暴露存储器单元区IA和分流区SH的图案(平面形状)。换句话说，绝缘膜IL5具有覆盖MISFET的栅电极GE和暴露控制栅电极CG、存储器栅电极MG、第一电极Dl和第二电极D2的上表面的图案。
[0128]接下来，如图19所示，在存储器栅电极MG之上、控制栅电极CG之上、第一电极Dl之上和第二电极D2之上，形成硅化物层SL2(图3的步骤S27)。可如下形成该硅化物层SL2。
[0129]首先，在半导体衬底SB之上形成(层叠)金属膜。该金属膜可以由单体金属(纯金属膜)或合金膜组成，优选由钴(Co)膜、镍(Ni)膜或镍-铂合金膜(添加铂的镍膜)组成，然而，镍(Ni)膜是尤其优选的。该金属膜可以使用溅射法等形成。
[0130]由于该金属膜形成在半导体衬底SB的主表面的整个表面之上，所以该金属膜也形成在存储器栅电极MG、控制栅电极CG、第一电极Dl和第二电极D2的上表面(表面)之上。因此，当形成金属膜时，出现了存储器栅电极MG的上表面(表面)、控制栅电极CG的上表面(表面)、第一电极Dl和第二电极D2的上表面(表面)接触金属膜的这种状态。另一方面，在外围电路区IB中，由于金属膜形成在绝缘膜IL5之上，所以即使在形成金属膜时，栅电极GE也不会接触金属膜，并出现了绝缘膜IL5介于栅电极GE和金属膜之间的这种状态。
[0131]接下来，通过使半导体衬底SB受到加热处理，使存储器栅电极MG、控制栅电极CG、第一电极Dl和第二电极D2的各个上层部分(表面层部分)与金属膜起反应。因此，如图19所示，分别在存储器栅电极MG、控制栅电极CG、第一电极Dl和第二电极D2的各个上面部分(上表面、表面、上层部分)中，形成硅化物层SL2。硅化物层SL2可优选由硅化钴层(当金属膜是钴膜时)、硅化镍层(当金属膜是镍膜时)、或者添加铂的镍硅化物层(当金属膜是镍-铂合金膜时)组成。然后，通过湿法蚀刻等去除还没有反应的金属膜。图19示出了这个阶段的横截面图。另外，在去除还没有反应的金属膜之后，可以进一步执行加热处理。此外，硅化物层SL2不会形成在栅电极GE之上。
[0132]通过执行所谓的自对准多晶硅化物工艺，在存储器单元区IA中，硅化物层SL2形成在存储器栅电极MG和控制栅电极CG的上面部分中，因此，能够降低存储器栅电极MG和控制栅电极CG的电阻。通过使用自对准多晶硅化物工艺，可以将硅化物层SL2形成为在存储器栅电极MG和控制栅电极CG之上分别自对准。另外，硅化物层SL2通常可形成在存储器栅电极MG和控制栅电极CG的每一个的整个上表面中。
[0133]此外，在分流区SH中，硅化物层SL2形成在第一电极Dl和第二电极D2的上表面之上，由此能降低第一电极DI和第二电极D2的电阻。另外，在第二电极D2中，硅化物层SL2仅形成在第一部分的上表面之上。
[0134]如图19所示，示出了将硅化物层SL2形成在控制栅电极CG、存储器栅电极MG和第一电极Dl的表面之上的示例。换句话说，控制栅电极CG和第一电极Dl具有硅膜PSl和硅化物层SL2的层叠结构，存储器栅电极MG具有硅膜PS2和硅化物层SL2的层叠结构。另外，第二电极D2在第二部分中具有硅膜PS2和硅化物层SLl的层叠结构，在第一部分中具有硅膜PS2和硅化物层SL2的层叠结构。用形成在第一部分的侧壁中的侧壁间隔物SW将硅化物层SLl和硅化物层SL2相互分离。
[0135]另一方面，如图20所示，将第二电极D2的第一部分的硅化物层SL20形成为厚的，和将第一部分的整个硅膜PS2制成为硅化物层SL20也是可能的。具体而言，在图3的步骤S27中，通过在第二部分的硅膜PS2之上形成(层叠)金属膜之后增加加热处理时间，可以得到上述的硅化物层SL20。在这种情况下，第一电极Dl和控制栅电极CG的硅膜PSl和存储器栅电极MG的硅膜PS2也可用硅化物层20代替。
[0136]根据图20的结构，能够实现降低存储器单元区IA和分流区SH中的控制栅电极CG、存储器栅电极MG、第一电极DI和第二电极D2的电阻。
[0137]接下来，如图21所示，在半导体衬底SB的主表面的整个表面之上，形成绝缘膜(层间绝缘膜)IL6 (图3的步骤S28)。
[0138]在形成绝缘膜IL5的区域中(例如外围电路区1B)，绝缘膜IL6形成在绝缘膜IL5之上，在没有形成绝缘膜IL5的区域中，绝缘膜IL6主要形成在绝缘膜IL3之上，且在存储器单元区IA中，绝缘膜IL6被形成为覆盖存储器栅电极MG之上的硅化物层SL2和控制栅电极CG之上的硅化物层SL2。在分流区SH中，绝缘膜IL6被形成为覆盖第一电极Dl之上的硅化物层SL2和第二电极D2之上的硅化物层SL2。作为绝缘膜IL6，例如，可以使用主要由氧化硅组成的氧化硅系绝缘膜。
[0139]在形成绝缘膜IL6之后，用CMP法抛光绝缘膜IL6的上表面，并提高绝缘膜IL6的上表面的平整度。
[0140]另外，在本实施例中，在不去除绝缘膜IL5的情况下，形成绝缘膜IL6。因此，可以减少半导体器件的制造步骤。另一方面，在步骤S27中形成硅化物层SL2，然后去除绝缘膜IL5，然后在步骤S28中形成绝缘膜IL6也是可能的。
[0141]接下来，使用用光刻方法形成在绝缘膜IL6之上的光致抗蚀剂图案(未示出)作为蚀刻掩膜，通过干法蚀刻绝缘膜IL6、IL5、IL3，在绝缘膜IL6、IL5、IL3中形成接触孔(开口、通孔)CT(图3的步骤29)。
[0142 ]在形成绝缘膜IL5的区域中(例如外围电路区IB)，接触孔CT被形成为穿透绝缘膜IL6、绝缘膜IL5和绝缘膜IL3的层叠膜，而在没有形成绝缘膜IL5的存储器单元区IA中，接触孔CT被形成为穿透绝缘膜IL6和绝缘膜IL3的层叠膜。另外，在没有形成绝缘膜IL5的分流区SH中，接触孔CT被形成为穿透绝缘膜IL6。
[0143]接下来，如图21所示，由钨(W)等组成的导电插塞PG被形成为用于耦合接触孔CT的内部的导电部分(图3的步骤S30)。
[0144]为了形成插塞PG，例如，在包括接触孔CT的内部(底部和侧壁之上)的绝缘膜IL6之上，形成阻挡导体膜(例如钛膜、氮化钛膜或它们的层叠膜)。然后，在该阻挡导体膜之上形成由钨膜等组成的填充接触孔CT的主导体膜之后，用CMP法或回蚀刻法等，去除接触孔CT外部的不必要的主导体膜和阻挡导体膜，由此可形成插塞PG。另外，为了简化附图，在图21中，一体地示出了构成插塞PG的阻挡导体膜和主导体膜(钨膜)。
[0145]接触孔(^和嵌入其中的插塞?6形成在11+型半导体区501、502、503、控制栅电极〇6、存储器栅电极MG、栅电极GE、第一电极DI和第二电极D2 (第二部分)等的上面部分中。在接触孔CT的底部中，暴露了半导体衬底SB的主表面的一部分，例如n+型半导体区SDl、SD2、SD3(的表面之上的氧化物层SLl)的部分、控制栅电极CG(的表面之上的硅化物层SL2)的部分、存储器栅电极MG (的表面之上的硅化物层SL2)的部分、或栅电极GE的部分等。另外，在接触孔CT的底部中，还暴露了第一电极DI (的表面之上的硅化物层SL2)的部分和第二电极D2的第二部分(的表面之上的硅化物层SLl)的部分。
[0146]此外，在图21的横截面图中，示出了针对n+型半导体区SD1、SD2、SD3、第一电极Dl和第二电极D2的接触孔CT和填充接触孔CT的插塞PG。
[0147]接下来，在嵌入插塞PG的绝缘膜IL6之上，形成为第一层的布线的布线(布线层)Ml(图3的步骤S31)。将说明使用镶嵌技术(这里指单镶嵌技术)形成该布线Ml的情况。
[OH8] 首先，如图21所示，在已经嵌入插塞PG的绝缘膜IL6之上形成绝缘膜IL7。绝缘膜IL7也可以由多个绝缘膜的层叠膜形成。然后，使用光致抗蚀剂图案(未示出)作为蚀刻掩膜，通过干法蚀刻在绝缘膜IL7的预定区域中形成布线沟槽(用于布线的沟槽)之后，在包括布线沟槽的底部和侧壁的绝缘膜IL7之上，形成阻挡导体膜(例如，氮化钛膜、钽膜或氮化钽膜等)。然后，通过CVD法或溅射法等，在阻挡导体膜之上形成铜的籽晶层，使用电镀法等在籽晶层之上进一步形成镀铜膜，并用镀铜膜填充布线沟槽的内部。然后，通过CMP法去除不同于布线沟槽的区域的主导体膜(镀铜膜和籽晶层)和阻挡导体膜，并形成其主要导电材料是嵌入在布线沟槽中的铜的第一层的布线Ml。在图22中，为了简化附图，示出了集成了阻挡导体膜、籽晶层和镀铜膜的布线(金属布线)Ml。
[0149]布线Ml经由插塞PG与存储器晶体管的源极区(n+型半导体区SDl)、控制晶体管的漏极区(η+型半导体区SD2)、外围电路区IB的MISFET的源极/漏极区(n+型半导体区SD3)、控制栅电极CG、存储器栅电极MG、栅电极GE、第一电极Dl或第二电极D2等，电耦合在一起。然后，通过双镶嵌法等形成第二层的布线(金属布线)和前面的布线，然而，在这里将省略其示例和说明。另外，布线Ml和在它上面的布线层不限于镶嵌布线，其也可以通过图案化用于布线的导电膜形成，其也可以由例如钨布线或铝布线等形成。
[0150]如上所述，制造本实施例的半导体器件。
[0151]〈关于半导体器件的结构〉
[0152]接下来，参考图22和图23，将说明本实施例的半导体器件中的非易失性存储器的存储器单元的结构。
[0153]图22是本实施例的半导体器件的存储器单元区和分流区的基本部分的横截面图，图23是存储器单元区1A、外围电路区IB和分流区SH的基本部分的横截面图。在存储器单元区IA中，示出了沿图22的线X-X得到的基本部分的横截面图，在分流区SH中，示出了沿图22的线Y-Y得到的基本部分的横截面图，在外围电路区IB中，示出了类似于图21的MISFET的基本部分的横截面图。在图23中，相对于图21，增加了绝缘膜IL8、IL9、第二层的布线(金属布线)M2，以及布线Ml和布线M2之间的插塞PG。换句话说，图4至图21的基本部分的横截面图的存储器单元区IA对应于沿图22的线X-X得到的基本部分的横截面图，分流区SH对应于沿图22的线Y-Y得到的基本部分的横截面图。在图22中，省略了侧壁间隔物SW。
[0154]参考图22和图23，将说明存储器单元区IA和分流区SH的结构。
[0155]如图23所示，在半导体衬底SB中，形成了由存储器晶体管和控制晶体管组成的非易失性存储器的存储器单元MC。在每个存储器单元中，将包括含有电荷存储部分(电荷存储层)的栅极绝缘膜和存储器栅电极MG的MISFET称为存储器晶体管，将包括栅极绝缘膜和控制栅电极CG的MISFET称为控制晶体管。
[0156]如图23所示，非易失性存储器的存储器单元MC包括作为形成在半导体衬底SB的ρ型阱PWl内部的源极区和漏极区的η型半导体区MS、MD、形成在半导体衬底SB(p型阱PWl)的上面部分中的控制栅电极CG，和形成在半导体衬底SB(p型阱PWl)的上面部分中的并邻近控制栅电极CG的存储器栅电极MG。另外，非易失性存储器的存储器单元MC进一步包括形成在控制栅电极CG和半导体衬底SB(p型阱PWl)之间的绝缘膜(栅极绝缘膜)GI，和形成在存储器栅电极MG和半导体衬底SB(p型阱PWl)之间的绝缘膜MZ。
[0157]控制栅电极CG和存储器栅电极MG以将绝缘膜MZ夹在它们的相反侧表面之间的状态并排布置，并沿着半导体衬底SB的主表面延伸。控制栅电极CG和存储器栅电极MG的延伸方向是图23的纸表面的垂直方向(图22的Y方向)。控制栅电极CG和存储器栅电极MG形成在半导体区MD和半导体MS之间的半导体衬底SB(p型阱PWl)的上面部分中，存储器栅电极MG经由绝缘膜GI和绝缘膜MZ位于半导体区MS侧，控制栅电极CG位于半导体区MD侧。然而，控制栅电极CG经由绝缘膜GI形成在半导体衬底SB之上，存储器栅电极MG经由绝缘膜MZ形成在半导体衬底SB之上。
[0158]控制栅电极CG和存储器栅电极MG与夹着的绝缘膜MZ相互邻近。绝缘膜MZ在存储器栅电极MG和半导体衬底SB (ρ型阱PWl)之间的区域和存储器栅电极MG和控制栅电极CG之间的区域两个区域之上延伸。
[0159]半导体区MS和半导体区MD是针对源极和漏极的半导体区。更具体地说，针对源极的半导体区MS包括η—型半导体区EXl (延伸区)和比η—型半导体区EXl具有更高杂质浓度的n+型半导体区SD1(源极区)。另外，针对漏极的半导体区MD包括η—型半导体区EX2(延伸区)和比η—型半导体区EX2具有更高杂质浓度的n+型半导体区SD2(漏极区)。
[0160]在n+型半导体区SD1、SD2的上面部分中，硅化物层SLl通过自对准多晶硅化物技术等形成。在存储器栅电极MG的上面部分和控制栅电极CG的上面部分中，硅化物层SL2通过自对准多晶硅化物技术等形成。
[0161]如图22所示，在存储器单元区IA中，多个存储器单元MC在X方向和Y方向上以矩阵形状布置，每个存储器单元MC由在Y方向上邻近的元件分离区ST电分离。在X方向上彼此邻近的两个存储器单元MC包括针对漏极的公共半导体区MD，针对漏极的公共半导体区MD与在X方向上延伸的位线BL耦合。位线BL例如由第一层的布线Ml组成。相对于控制栅电极CG和存储器栅电极MG，布置在针对漏极的公共半导体区MD的相反侧的针对源极的半导体区MS，被形成为在Y方向上连续并且经由在存储器单元区IA末端的插塞PG与源极线SL耦合。源极线SL例如由第一层的布线Ml组成，并在X方向上延伸。
[0162]另外，对于在Y方向上排列的多个存储器单元MC共同(一体)地形成控制栅电极CG，并在Y方向上延伸。对于在Y方向上排列的多个存储器单元MC共同(一体)地存储器栅电极MG，并在Y方向上延伸。在2个存储器单元区IA之间，布置分流区SH。在分流区SH中，在2个彼此邻近的存储器单元区IA之上连续延伸的控制栅电极CG和存储器栅电极MG和分流区SH分别用控制栅极布线MCG和存储器栅极布线MMG耦合。控制栅极布线MCG和存储器栅极布线MMG例如由第二层的布线M2组成，并在Y方向上延伸。
[0163]控制栅电极CG在Y方向上以预定宽度延伸，并包括在分流区SH中在X方向上延伸的焊垫(突起)CPAD。另外，控制栅电极CG经由形成在焊垫CPAD之上的插塞PG与控制栅极布线MCG耦合。焊垫CPAD经由绝缘膜MZ向邻近于控制栅电极CG的存储器栅电极MG的相反方向突出。如图23所示，分流区SH的第一电极Dl由控制栅电极CG和焊垫CPAD组成，并经由形成在焊垫CPAD之上的插塞PG、第一层的布线Ml和插塞PG2与第二层的布线(金属布线)M2(控制栅极布线MCG)耦合。
[0164]存储器栅电极MG形成在控制栅电极CG的侧壁之上，并在Y方向上以预定宽度延伸，并包括在分流区SH中在X方向上延伸的焊垫(突起)MPAD。另外，存储器栅电极MG经由形成在焊垫MPAD之上的插塞PG与存储器栅极布线MMG耦合。焊垫MPAD经由绝缘膜MZ向邻近于存储器栅电极MG的控制栅电极CG的相反方向突出。如图23所示，分流区SH的第二电极D2由存储器栅电极MG和焊垫MPAD组成，并经由形成在焊垫MPAD之上的插塞PG、第一层的布线Ml和插塞PG2与第二层的布线(金属布线)M2(存储器栅极布线MMG)耦合。在上述的制造方法等的说明中，第二电极D2的第一部分对应于存储器栅电极MG，第二部分对应于焊垫MPAD。
[0165]控制栅极布线MCG和存储器栅极布线MMG必须仅在与控制栅电极CG和存储器栅电极MG的延伸方向相同的方向上延伸，且可以由不同层的布线组成。
[0166]另外，在图23中，外围电路区IB的MISFET按照上述的制造方法的说明制造。
[0167]在图23中，从半导体衬底SB的上表面或元件分离区ST的上表面起，包括硅化物层SL2的控制栅电极CG的上表面、包括硅化物层SL2的存储器栅电极MG的上表面、包括硅化物层SL2的第一电极DI的上表面、包括硅化物层SL2的第二电极D2 (第一部分)的上表面、栅电极GE的上表面和绝缘膜IL3的上表面具有相同的高度(H2)。此外，形成在控制栅电极CG、存储器栅电极MG、栅电极GE、第一电极DI和第二电极D2的第一部分中的侧壁间隔物SW的上表面(上端)与控制栅电极CG和上述其他等的高度(H2)具有相同的高度。另外，包括硅化物层SLl的第二电极D2的第二部分的上表面的高度(Hl)比包括硅化物层SL2的第二电极D2的第一部分的上表面的高度(H2)低。
[0168]此外，在图3的步骤S28中形成绝缘膜IL6之后，由于通过CMP法抛光绝缘膜IL6的上表面，所以在存储器单元区1A、外围电路区IB和分流区SH中，从半导体衬底SB的上表面或元件分离区ST的上表面到绝缘膜IL6的上表面的高度是相同的。换句话说，从包括硅化物层SL2的控制栅电极CG或存储器栅电极MG的上表面到绝缘膜IL6的上表面的高度(H3)，从栅电极GE的上表面到绝缘膜IL6的上表面的高度(H3)，以及从包括硅化物层SL2的第一电极Dl或第二电极D2的上表面到绝缘膜IL6的上表面的高度(H3)是彼此相同的。在这里，术语相同高度是指通过抛光处理使高度变得相同。因此，术语可用于包括例如取决于抛光处理表面的位置的高度离差的意义，由此该术语可被解释为“一般相同高度”。
[0169]另外，从形成在针对存储器单元MC的漏极的半导体区MD的表面之上的硅化物层SLl的上表面起绝缘膜IL6的上表面(换句话说，布线Ml的下表面)的高度(H4)，与从形成在MISFET的源极/漏极区的表面之上的硅化物层SLl的上表面起绝缘膜IL6的上表面(换句话说，布线Ml的下表面)的高度(H4)是相同的。在这里，高度(H4)也可被理解为耦合到硅化物层SLl的插塞PG的高度或接触孔CT的深度。
[0170]〈关于主要特征和效果〉
[0171]接下来，将说明本实施例的主要特征和效果。
[0172]在本实施例的半导体器件中，在分流区SH中，与存储器栅电极MG—体的第二电极D2，不悬垂在与控制栅电极CG—体的第一电极Dl的上表面上，第二电极D2的第一部分的上表面与第一电极Dl的上表面具有相同(一般相同)的高度。因此，能够降低布线Ml的下表面相对于半导体衬底SB的上表面的高度，其中布线Ml经由绝缘膜IL6形成在控制栅电极CG、存储器栅电极MG、第一电极Dl和第二电极D2之上。换句话说，可以降低与存储器单元区IA中的针对存储器单元MC的漏极的半导体区MD耦合在一起的插塞PG的高度(H4)(接触孔CT的深度)，由此可以提高布线Ml和针对漏极的半导体区MD之间的耦合可靠性，并可以提高插塞PG和接触孔CT的制造产量。当假定分流区SH中的第二电极D2具有悬垂在第一电极Dl的上表面上的结构时，通过第二电极D2的膜厚度的部分，布线Ml的下表面相对于半导体衬底SB的上表面的高度会变高。另外，由于增加了插塞PG的高度(接触孔CT的深度)，所以会使布线Ml和针对漏极的半导体区MD之间的耦合可靠性劣化，并会使接触孔CT和插塞PG的制造产量劣化。与外围电路区IB的MISFET的源极/漏极区耦合在一起的插塞PG也具有类似的效果，因为相对于第二电极D2和布线Ml之间的距离(即绝缘膜IL6的厚度)，为了确保两者之间的耐压，必须有预定膜厚度。
[0173]另外，在分流区SH中，由于第一电极Dl的上表面的高度(H2)和第二电极D2的上表面的高度(H2)是相同的(一般相同的)，所以可以提高第二电极D2(换句话说，存储器栅电极MG)和存储器栅极布线MMG之间的耦合可靠性，并可以降低多个存储器栅电极MG中的第二电极D2的形状的离差。例如，在本实施例中，如日本未审专利申请公开N0.2011-222938的图90至图94所示，不必担心第二电极D2的形状的这种离差(第一部分的高度的离差)。
[0174]另外，由于在分流区SH中，硅化物层SL2形成在第二电极D2的第一部分的上表面之上，硅化物层SLl形成在第二部分的上表面之上，所以能够降低第二电极的电阻，并使半导体器件的高速操作变为可能。
[0175]制造本实施例的半导体器件的方法包括以下步骤:在分流区SH中，形成与半导体衬底S B之上的控制栅电极C G—体的第一电极DI，形成与存储器栅电极MG—体的、沿着第一电极Dl的上表面和侧表面和元件分离区ST延伸的第二电极D2，和使用抛光处理去除位于第一电极Dl的上表面之上的第二电极D2的第三部分，并暴露第一电极Dl的上表面和衬于第一电极Dl的侧壁的第二电极D2的第一部分的上表面。由于与第一电极Dl具有相同高度的第二电极D2通过抛光处理形成，与使用日本未审专利申请公开N0.2011-222938的图90至图94所示的湿法蚀刻方法处理第二电极相比，可以降低形状的离差。
[0176]另外，去除第二电极D2的第三部分的步骤与形成替代栅电极的步骤可以组合地加以执行，其中形成替代栅电极的步骤是在外围电路区IB中形成MISFET的步骤，因此可以在不增加制造步骤的情况下完成它。
[0177]此外，在制造本实施例的半导体器件的方法中，在存储器单元区IA中形成沿第一方向延伸的控制栅电极CG和在分流区SH中形成与控制栅电极CG—体的第一电极Dl之后，层叠硅膜PS2以覆盖控制栅电极CG和第一电极Dl，使硅膜PS2受到各向异性干法蚀刻，并沿控制栅电极CG的侧壁形成存储器栅电极MG ο在各向异性干法蚀刻之前，在分流区SH的硅膜PS2之上形成光致抗蚀剂图案(掩膜)，该光致抗蚀剂图案覆盖第一电极Dl的上表面的部分并覆盖在垂直于第一方向的第二方向上延伸的第二电极D2形成区，其中第一方向是控制栅电极CG的延伸方向。
[0178]因此，随着半导体器件的小型化，即使用于形成存储器栅电极MG的硅膜PS2的膜厚度继续变薄，也能高准确地形成第二电极D2，并能提高半导体器件的可靠性。例如，在日本未审专利申请公开N0.2006-054292中公开了，在分流区SH中，邻近控制(选择)栅电极CG布置隔离辅助图案，然后使用于形成存储器栅电极MG的硅膜PS2受到各向异性干法蚀刻，形成向控制栅电极CG的侧壁和辅助图案继续的布线部分，并通过这些布线部分确保至存储器栅极布线的接触。然而，根据日本未审专利申请公开N0.2006-054292的方法，当使硅膜PS2继续变薄时，存在不能形成向控制栅电极CG的侧壁和辅助图案继续的布线部分的可能性。
[0179]虽然基于实施例在上面已经具体说明了本发明人实现的发明，但不必说，本发明不限于实施例，且在不偏离本发明的实质的范围内，可能有各种变更。
【主权项】
1.一种半导体器件，包括: 半导体衬底，在所述半导体衬底的主表面中，所述半导体衬底包括存储器单元区和分流区，所述分流区在主表面的第一方向上与所述存储器单元区相邻； 存储器单元，所述存储器单元形成在所述存储器单元区中，所述存储器单元包括第一栅电极、第二栅电极、以及第一源极区和第一漏极区，所述第一栅电极经由第一栅极绝缘膜形成在所述半导体衬底的主表面之上并且在所述第一方向上延伸，所述第二栅电极与所述第一栅电极相邻并且经由第二栅极绝缘膜形成在所述半导体衬底的主表面之上，所述第一源极区和所述第一漏极区形成在所述半导体衬底的主表面中，以便夹着所述第一栅电极和所述第二栅电极； 第一电极，所述第一电极位于所述分流区中并且与所述第一栅电极一体形成； 第二电极，所述第二电极位于所述分流区中，与所述第二栅电极一体形成，并且包括沿所述第一栅电极的侧壁形成的第一部分和从所述第一部分沿所述半导体衬底的主表面延伸的第二部分； 第一绝缘膜，所述第一绝缘膜覆盖所述第一栅电极、所述第二栅电极、所述第一电极和所述第二电极； 与所述第一漏极区耦合的导电的第一插塞和与所述第二电极耦合的导电的第二插塞，所述第一插塞和所述第二插塞形成在所述第一绝缘膜中；以及 与所述第一插塞耦合的第一金属布线和与所述第二插塞耦合的第二金属布线，所述第一金属布线和所述第二金属布线位于所述第一绝缘膜之上， 其中，在平面图中，所述第二电极位于所述第一电极的外侧，并且其中，所述第一电极的上表面相对于所述半导体衬底的主表面的高度，与所述第二电极的所述第一部分的上表面相对于所述半导体衬底的主表面的高度相同。2.根据权利要求1所述的半导体器件， 其中，所述第二插塞与所述第二电极的所述第二部分的上表面耦合，以及其中，相对于所述半导体衬底的主表面，所述第二部分的上表面比所述第一部分的上表面低。3.根据权利要求1所述的半导体器件， 其中，相对于所述半导体衬底的主表面，所述第一栅电极的上表面的高度与所述第一电极的上表面的高度相同。4.根据权利要求1所述的半导体器件，进一步包括: 第一硅化物层，所述第一硅化物层形成在所述第二电极的所述第二部分的上表面之上；以及 第二硅化物层，所述第二硅化物层形成在所述第二电极的所述第一部分的上表面之上。5.根据权利要求4所述的半导体器件，进一步包括: 绝缘侧壁间隔物，所述绝缘侧壁间隔物形成在所述第一部分的侧壁之上， 其中，由所述侧壁间隔物将所述第一硅化物层和所述第二硅化物层相互分离。6.根据权利要求4所述的半导体器件， 其中，所述第一硅化物层和所述第二硅化物层相互接触。7.根据权利要求1所述的半导体器件， 其中，所述半导体衬底的主表面包括不同于所述存储器单元区和所述分流区的外围电路区， 其中，在所述外围电路区中，形成有MISFET，所述MISFET包括第三栅电极、以及第二源极区和第二漏极区，所述第三栅电极经由第三栅极绝缘膜形成在所述半导体衬底的主表面之上，所述第二源极区和所述第二漏极区形成在所述半导体衬底的主表面中以便夹着所述第三栅电极， 其中，所述第三栅极绝缘膜由具有比所述第二栅极绝缘膜的比介电常数高的比介电常数的膜构成，并且 其中，所述第三栅电极由金属膜构成。8.根据权利要求1所述的半导体器件，进一步包括: 第二绝缘膜，所述第二绝缘膜位于所述半导体衬底的主表面和所述第一绝缘膜之间，覆盖所述第一栅电极的侧表面、所述第二栅电极的侧表面和所述第一电极的侧表面，并且具有平坦的上表面， 其中，相对于所述半导体衬底的主表面，所述第二绝缘膜的上表面的高度与所述第一电极的上表面的高度相同。9.一种制造半导体器件的方法，包括以下步骤: (a)提供半导体衬底，所述半导体衬底在其主表面中包括存储器单元区和分流区，所述分流区在所述主表面的第一方向上与所述存储器单元区相邻； (b)在所述半导体衬底的主表面之上，在所述存储器单元区中，经由第一栅极绝缘膜形成在所述第一方向上延伸的第一栅电极，并且在所述半导体衬底的主表面之上，在所述分流区中，形成与所述第一栅电极一体的第一电极； (c)在所述半导体衬底的主表面之上层叠第一硅膜，以便覆盖所述第一栅电极和所述第一电极； (d)在所述分流区中，形成覆盖所述第一电极的上表面的一部分和第二电极形成区的掩膜； (e)使所述第一硅膜经受各向异性干法蚀刻，在所述存储器单元区的所述第一栅电极的侧壁之上形成第二栅电极，并且在所述分流区中形成第二电极，所述第二电极包括衬于所述第一电极的侧壁的第一部分、从所述第一部分沿所述半导体衬底的主表面延伸的第二部分、和从所述第一部分在所述第一电极的上表面之上延伸的第三部分； (f)在所述半导体衬底的主表面中形成源极区和漏极区，以便夹着所述第一栅电极和所述第二栅电极； (g)在所述半导体衬底的主表面之上层叠第一绝缘膜，以便覆盖所述第一栅电极、所述第二栅电极、所述第一电极和所述第二电极； (h)使所述第一绝缘膜经受抛光处理，去除在所述第一栅电极之上、所述第二栅电极之上、所述第一电极之上和所述第二电极之上的第一绝缘膜，以及所述第二电极的所述第三部分，并且暴露所述第一栅电极的上表面、所述第二栅电极的上表面、所述第一电极的上表面和所述第二电极的所述第一部分的上表面； (i)在所述半导体衬底的主表面之上层叠第二绝缘膜，以便覆盖所述第一栅电极、所述第二栅电极、所述第一电极和所述第二电极； (j)形成穿透所述第一绝缘膜和所述第二绝缘膜并且与所述漏极区耦合的导电的第一插塞，并且形成穿透所述第一绝缘膜和所述第二绝缘膜并且与所述第二电极耦合的导电的第二插塞；以及 (k)在所述第二绝缘膜之上形成与所述第一插塞耦合的第一金属布线和与所述第二插塞耦合的第二金属布线。10.根据权利要求9所述的制造半导体器件的方法，在步骤(f)和(g)之间，进一步包括以下步骤: (I)在所述第二电极的所述第二部分的上表面之上形成第一硅化物层。11.根据权利要求9所述的制造半导体器件的方法，在步骤(h)和(i)之间，进一步包括以下步骤: (m)在所述第一栅电极的上表面、所述第二栅电极的上表面、所述第一电极的上表面和所述第二电极的所述第一部分的上表面之上，形成第二硅化物层。12.—种制造半导体器件的方法，包括以下步骤: (a)提供半导体衬底，在所述半导体衬底的主表面中，所述半导体衬底包括存储器单元区、分流区和外围电路区，所述分流区在所述主表面的第一方向上与所述存储器单元区相邻; (b)在所述半导体衬底的主表面之上层叠第一娃膜； (c)加工所述第一硅膜，在所述存储器单元区中形成在所述第一方向上延伸的第一栅电极，并且在所述分流区中形成与所述第一栅电极一体的第一电极； (d)在所述半导体衬底的主表面之上层叠第二硅膜，以便覆盖所述第一栅电极和所述第一电极； (e)在所述分流区中，形成覆盖所述第一电极的上表面的一部分和第二电极形成区的掩膜； (f)使所述第一硅膜经受各向异性干法蚀刻，在所述存储器单元区的所述第一栅电极的侧壁之上形成第二栅电极，并且在所述分流区中形成第二电极，所述第二电极包括衬于所述第一电极的侧壁的第一部分、从所述第一部分沿所述半导体衬底的主表面延伸的第二部分、和从所述第一部分在所述第一电极的上表面之上延伸的第三部分； (g)加工所述第一硅膜并且在所述外围电路区中形成用于形成第三栅电极的虚拟电极； (h)在所述半导体衬底的主表面中形成第一源极区和第一漏极区，以便夹着所述第一栅电极和所述第二栅电极，并且在所述半导体衬底的主表面中形成第二源极区和第二漏极区，以便夹着所述虚拟电极； (i)在所述半导体衬底的主表面之上层叠第一绝缘膜，以便覆盖所述第一栅电极、所述第二栅电极、所述虚拟电极、所述第一电极和所述第二电极； (j)使所述第一绝缘膜经受第一抛光处理，去除在所述第一栅电极之上、所述第二栅电极之上、所述虚拟电极之上、所述第一电极之上和所述第二电极之上的第一绝缘膜，以及所述第二电极的所述第三部分，并且暴露所述第一栅电极的上表面、所述第二栅电极的上表面、所述虚拟电极的上表面、所述第一电极的上表面和所述第二电极的所述第一部分的上表面； (k)选择性地去除所述虚拟电极并且在所述第一绝缘膜中形成沟槽， (I)用第二绝缘膜和金属膜选择性地填充所述沟槽的内部，并且形成所述第三栅电极，(m)在所述半导体衬底的主表面之上层叠第三绝缘膜，以便覆盖所述第一栅电极、所述第二栅电极、所述第三栅电极、所述第一电极和所述第二电极； (η)形成穿透所述第一绝缘膜和所述第三绝缘膜并且与所述第一漏极区耦合的导电的第一插塞，并且形成穿透所述第一绝缘膜和所述第三绝缘膜并且与所述第二电极耦合的导电的第二插塞；以及 (ο)在所述第三绝缘膜之上形成与所述第一插塞耦合的第一金属布线和与所述第二插塞耦合的第二金属布线。13.根据权利要求12所述的制造半导体器件的方法， 其中，所述第二绝缘膜的比介电常数高于氮化硅膜的比介电常数。14.根据权利要求12所述的制造半导体器件的方法， 其中，步骤(I)包括以下步骤: (1-1)在所述沟槽的内部形成所述第二绝缘膜和所述金属膜，以及(1-2)使所述第二绝缘膜和所述金属膜经受第二抛光处理，并且去除在所述沟槽外部形成的所述第二绝缘膜和所述金属膜。15.根据权利要求12所述的制造半导体器件的方法，在步骤(j)和(k)之间，进一步包括以下步骤: (P)在已经经受了所述第一抛光处理的所述第一绝缘膜之上，层叠第四绝缘膜， 其中，所述第四绝缘膜具有覆盖所述第一栅电极、所述第二栅电极、所述第一电极和所述第二电极并且暴露所述虚拟电极的图案。
【文档编号】H01L21/8247GK106024795SQ201610191651
【公开日】2016年10月12日
【申请日】2016年3月30日
【发明人】三原龙善
【申请人】瑞萨电子株式会社