一种pmos器件结构及其制作方法
【专利摘要】本发明公开了一种PMOS器件结构，包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱，所述第一N阱四周依次围有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相连设有第三N阱；本发明通过在PMOS器件结构上增加包围PMOS的P阱结构，以及增加包围P阱的第二N阱和深N阱结构，将PMOS与衬底隔离开来，可减小衬底噪声对PMOS器件的影响，从而具有较好的噪声特性，在射频微波毫米波应用中有较好的应用前景。
【专利说明】
一种PMOS器件结构及其制作方法
技术领域
[0001]本发明涉及半导体集成电路制造技术领域，更具体地，涉及一种新型毫米波(射频，微波)PM0S器件结构及其制作方法。【背景技术】
[0002]随着半导体技术的发展，硅半导体器件的特征尺寸在不断减小。而随着控制栅尺寸的越来越小，CMOS器件的截止频率(fT)也越来越高，使得CMOS器件在微波甚至毫米波电路上的应用前景越来越广阔。
[0003]在55nm/40nm技术节点，由于PM0S的截止频率远小于NM0S的截止频率，因而在具体电路设计中一般不使用PM0S做放大器。但随着PM0S应力技术的成熟，以及高k值金属栅工艺在CMOS技术上的应用，在28nm/20nm技术节点，PM0S器件的驱动能力已有较大的提高，其截止频率也随之相应提高，使得PM0S在电路中的应用成为可能。
[0004]请参阅图1，图1是现有的一种CMOS器件结构示意图。如图1所示，该CMOS器件通常的形成方法可包括:
[0005]首先在硅衬底10上形成浅沟槽隔离11 (STI);
[0006]接着形成双阱，包括N阱15(NW)和P阱16(PW);
[0007]然后生长栅介质和栅极材料，并通过光刻、刻蚀形成栅极13;
[0008]再下来分别形成侧墙14和源漏区12，最终形成包括NM0S和PM0S的CMOS器件。
[0009]通常在NM0S结构中，可以采用深N阱(deep NWe 11，DNW)将该NM0S的P阱(PWe 11)与衬底其他部分完全隔离开，从而可避免衬底噪声的影响。但在PM0S结构中，其N阱(NWell)被周边的P阱和P型衬底(P-Substrate)包围，由于P阱和P型衬底在整个芯片上是连成一体的， 不利于将衬底噪声隔开，如图2所示，会引入衬底带来的噪声(Noise)影响。
【发明内容】
[0010]本发明的目的在于克服现有技术存在的上述缺陷，提供一种PM0S器件结构，以有效隔离衬底噪声。
[0011]为实现上述目的，本发明的技术方案如下:
[0012]—种PM0S器件结构，包括位于硅衬底上的栅极、位于硅衬底中的栅极两侧的源漏区以及栅极下方的第一N阱，所述第一N阱四周依次围有P阱、第二N阱，所述第一N阱、P阱和第二N阱下方相连设有第三N阱，以将所述PM0S器件与硅衬底隔离。
[0013]优选地，所述第三N阱为深N阱，其与第二N阱一起构成对P阱的包围结构。
[0014]优选地，所述硅衬底为P型硅衬底。
[0015]—种上述的PM0S器件结构的制作方法，包括以下步骤:
[0016]步骤S01:提供一硅衬底，在所述硅衬底中形成第三N阱；
[0017]步骤S02:在所述硅衬底中形成有源区隔离结构；
[0018]步骤S03:在所述第三N阱上方形成第一 N阱以及围绕第一 N阱的第二N阱；
[0019]步骤S04:在所述第一、第二N阱之间形成围绕第一 N阱的P阱；[〇〇2〇]步骤S05:在所述第一 N阱位置的硅衬底上方形成栅极；
[0021]步骤S06:在所述栅极两侧形成侧墙，以及在栅极两侧的硅衬底中形成源漏区。 [〇〇22] 优选地，步骤S01中，所述硅衬底为P型硅衬底。[〇〇23]优选地，步骤S02中，所述隔离结构为浅沟槽隔离。[〇〇24]优选地，步骤S01中，通过光刻形成第三N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成具有深N阱结构的第三N阱。[〇〇25]优选地，步骤S03中，通过光刻形成第一、第二N阱图形，然后向所述硅衬底中注入N 型掺杂杂质，形成第一、第二N阱；步骤S04中，通过光刻形成P阱图形，然后向所述硅衬底中注入P型掺杂杂质，形成P阱。[〇〇26]从上述技术方案可以看出，本发明通过在PM0S器件结构上增加包围PM0S的P阱结构，以及增加包围P阱的第二N阱和深N阱结构，将PM0S与衬底隔离开来，可减小衬底噪声对 PM0S器件的影响，从而具有较好的噪声特性，在射频微波毫米波应用中有较好的应用前景。【附图说明】
[0027] 图1是现有的一种CMOS器件结构不意图；[〇〇28]图2是PM0S衬底噪声来源示意图；
[0029]图3是本发明一较佳实施例的一种PM0S器件结构示意图；[0〇3〇]图4是本发明隔绝衬底噪声电学不意图；[0031 ]图5是本发明一较佳实施例的一种PM0S器件结构的俯视示意图。【具体实施方式】[〇〇32]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。[〇〇33]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。[〇〇34]在以下本发明的【具体实施方式】中，请参阅图3,图3是本发明一较佳实施例的一种 PM0S器件结构示意图。如图3所示，本发明的一种PM0S器件结构，包括位于硅衬底20上的栅极25,位于硅衬底20中并位于栅极25两侧的源漏区24,以及位于硅衬底20中并位于栅极25 下方的第一 N阱27(NW)。所述第一 N阱27四周依次围有P阱23(PW)、第二N阱21(NW)。所述第一 N阱27、P阱23和第二N阱21之间采用隔离结构22进行隔离。位于所述第一 N阱27、P阱23和第二N阱21下方设置有与第一N阱、P阱和第二N阱相连的第三N阱28(DNW)，第三N阱用于将所述 PM0S器件与下方的硅衬底相隔离。[〇〇35] 请参阅图3。所述第三N阱28为采用深N阱工艺形成的深N阱(deepNWell，DNW)，第三 N阱28与第二N阱21—起构成对P阱23的包围结构。第三N阱与第二N阱的连接以形成将P阱有效封闭为限。所述硅衬底20采用P型硅衬底(P-Substrate)。所述隔离结构22可采用浅沟槽隔离(STI)结构。[〇〇36] 请继续参阅图3。所述栅极25两侧还可以具有侧墙结构26。[〇〇37]请参阅图5，图5是本发明一较佳实施例的一种PM0S器件结构的俯视图。如图5所示，PMOS器件的栅极25(Gate)横跨硅衬底中的有源区(AA)，栅极25两侧的有源区具有源漏区24。位于栅极25下方的硅衬底中设置有PM0S器件的N阱27(即第一N阱)；围绕第一N阱设置有P阱23，P阱将PM0S包围；围绕P阱设置有深N阱28(de印Nwell;即第三N阱)，深N阱又将P阱包围；最外层设置有第二N阱21，第二N阱21与深N阱28紧接，并共同将P阱23以及PM0S器件包围起来，使PM0S器件与深N阱下方的硅衬底相隔离，如图4所示，从而可减小衬底噪声 (No i s e)对PM0S器件的影响。
[0038]下面将结合【具体实施方式】，对本发明的一种上述的PM0S器件结构的制作方法进行详细说明。
[0039]请参阅图3和图5。本发明的一种PM0S器件结构的制作方法，包括以下步骤:
[0040]执行步骤S01:提供一 P型硅衬底20，在所述硅衬底中形成第三N阱；
[0041]可通过光刻工艺形成第三N阱图形；然后向所述硅衬底中注入N型掺杂杂质，在所述硅衬底中形成具有深N阱(de印Nwe 11)结构的第三N阱28。
[0042]执行步骤S02:在所述硅衬底中形成有源区隔离结构。
[0043]采用与常规射频/毫米波工艺相同的工艺流程，在所述硅衬底20中形成有源区隔离结构22,例如可以是浅沟槽隔离结构22(STI)。[〇〇44]执行步骤S03:在所述第三N阱上方形成第一 N阱以及围绕第一 N阱的第二N阱；
[0045]可通过光刻工艺形成第一、第二N阱图形;然后向所述硅衬底中注入N型掺杂杂质， 在所述硅衬底中的第三N阱28上方形成第一 N阱27以及围绕第一 N阱的第二N阱21。
[0046]执行步骤S04:在所述第一、第二N阱之间形成围绕第一 N阱的P阱；
[0047]可通过光刻工艺形成P阱图形；然后向所述硅衬底中注入P型掺杂杂质，在所述硅衬底中的第三N阱28上方、第一、第二N阱27、21之间形成围绕第一 N阱27的P阱23。
[0048]执行步骤S05:在所述第一 N阱位置的硅衬底上方形成栅极；
[0049]可采用与常规射频/毫米波工艺相同的工艺流程，在所述硅衬底上沉积栅介质层和栅电极薄膜，然后通过图形化形成栅极25。
[0050]执行步骤S06:在所述栅极两侧形成侧墙，以及在栅极两侧的硅衬底中形成源漏区。
[0051]最后，可采用与常规射频/毫米波工艺相同的工艺流程，在所述栅极25两侧形成侧墙26,以及在栅极25两侧的硅衬底20中通过离子注入工艺形成PM0S源漏区24。
[0052]综上所述，本发明通过在PM0S器件结构上增加包围PM0S的P阱结构，以及增加包围 P阱的深N阱结构，将PM0S与衬底隔离开来，可减小衬底噪声对PM0S器件的影响，从而具有较好的噪声特性，在射频微波毫米波应用中有较好的应用前景。[〇〇53]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种PMOS器件结构，其特征在于，包括位于硅衬底上的栅极、位于硅衬底中的栅极两 侧的源漏区以及栅极下方的第一N阱，所述第一N阱四周依次围有P阱、第二N阱，所述第一N 阱、P阱和第二N阱下方相连设有第三N阱，以将所述PM0S器件与硅衬底隔离。2.根据权利要求1所述的PM0S器件结构，其特征在于，所述第三N阱为深N阱，其与第二N 阱一起构成对P阱的包围结构。3.根据权利要求1所述的PM0S器件结构，其特征在于，所述硅衬底为P型硅衬底。4.一种如权利要求1所述的PM0S器件结构的制作方法，其特征在于，包括以下步骤:步骤SO 1:提供一硅衬底，在所述硅衬底中形成第三N阱；步骤S02:在所述硅衬底中形成有源区隔离结构；步骤S03:在所述第三N阱上方形成第一N阱以及围绕第一N阱的第二N阱；步骤S04:在所述第一、第二N阱之间形成围绕第一 N阱的P阱；步骤S05:在所述第一 N阱位置的硅衬底上方形成栅极；步骤S06:在所述栅极两侧形成侧墙，以及在栅极两侧的硅衬底中形成源漏区。5.根据权利要求4所述的PM0S器件结构的制作方法，其特征在于，步骤SO 1中，所述硅衬 底为P型硅衬底。6.根据权利要求4所述的PM0S器件结构的制作方法，其特征在于，步骤S02中，所述隔离 结构为浅沟槽隔离。7.根据权利要求4所述的PM0S器件结构的制作方法，其特征在于，步骤SO 1中，通过光刻 形成第三N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成具有深N阱结构的第三N阱。8.根据权利要求4所述的PM0S器件结构的制作方法，其特征在于，步骤S03中，通过光刻 形成第一、第二N阱图形，然后向所述硅衬底中注入N型掺杂杂质，形成第一、第二N阱；步骤 S04中，通过光刻形成P阱图形，然后向所述硅衬底中注入P型掺杂杂质，形成P阱。
【文档编号】H01L21/336GK106024903SQ201610601005
【公开日】2016年10月12日
【申请日】2016年7月27日
【发明人】王全, 刘林林, 庄翔, 周伟
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司