在3d nand存储器结构和相关设备中的隧道氧化层形成的方法
【专利摘要】提供3D NADN存储器结构和相关方法。在一些实施例中，这样的结构可以包括布置在第一绝缘层和第二绝缘层之间的控制栅极材料和浮置栅极材料，布置在浮置栅极材料和控制栅极材料之间的多晶体间电介质（IPD）层，使得IPD层将控制栅极材料与浮置栅极材料电隔离，以及与控制栅极材料相对的沉积在浮置栅极材料上的隧道电介质材料。
【专利说明】在3D NAND存储器结构和相关设备中的隧道氧化层形成的方法
【背景技术】
[0001]存储器结构是向各种电子设备提供数据存储的集成电路。存储器可包括当未被供电时丢失存储的信息的易失性存储器结构(例如RAM-随机存取存储器)，以及甚至当未被供电时也保留存储的信息的非易失性存储器。这样的非易失性存储器的一个示例是闪存存储器。非易失性闪存存储器可被用在各种便携设备中，并且可以对于在物理传输期间未供应电力的情况下将数据从一个电子设备传输到另一电子设备时的使用是有利的。
【附图说明】
[0002]图1A是根据现有技术的存储器结构的一部分的示意图；
图1B是根据发明实施例的存储器结构的一部分的示意图；
图1C是根据发明实施例的存储器结构的一部分的示意图；
图2是根据发明实施例的3D NAND存储器单元的一部分的示意图；
图3是根据发明实施例的制作3D NAND存储器单元的方法的流程图；
图4A是根据发明实施例的在制造期间的3D NAND存储器单元的一部分的示意图；
图4B是根据发明实施例的在制造期间的3D NAND存储器单元的一部分的示意图；
图4C是根据发明实施例的在制造期间的3D NAND存储器单元的一部分的示意图；
图5是根据发明实施例的在制造期间的3D NAND存储器单元的一部分的示意图；
图6是与已知的工艺相比的比较利用发明实施例获得的隧道电介质厚度的收集的数据的箱形图和曲线图；以及
图7是与已知的工艺相比的比较利用发明实施例获得的浮置栅极大小的收集的数据的箱形图和曲线图。
【具体实施方式】
[0003]虽然以下详细描述包含用于说明的目的的许多细节，本领域普通技术人员将会理解，对下面的细节的许多变化和改变可以被做出并且被认为是包括在本文中。相应地，以下实施例被阐述，而没有对阐述的任何权利要求的一般性的任何损失，并且不施加对阐述的任何权利要求的限制。也应当理解，本文使用的术语仅用于描述特定实施例的目的，并且不意图是限制性的。除非另有定义，本文所用的所有技术和科学术语具有与由本公开所属的领域的普通技术人员之一普遍理解的相同的含义。
[0004]如本说明书和所附权利要求书中所使用的，单数形式“一”，“一个”和“该”包括复数对象，除非上下文另有明确说明。因此，例如，提及“层”包括多个这样的层。
[0005]在本公开中，“包括”，“包括”，“含有”和“具有”等等的可以具有在美国专利法中赋予它们的含义，并且可以意指“包含”，“包含”，等等，和是一般解释为开放式术语。术语
“由......组成”或“由......组成”是封闭式术语，且只包括与这些术语一起具体地列出以及根据美国专利法的部件、结构、步骤等。“实质上由......组成”或“实质上由......组成”具有通常由美国专利法赋予它们的含义。特别是，这样的术语通常是封闭式术语，具有允许本质上不影响与其结合使用的(多个)项的基本和新颖特性或功能的附加项、材料、部件、步骤、或元件的包括的例外。例如，存在于组合物中但不影响组合物性质或特性的微量元素如果在语言“实质上由...组成”下存在，则将是允许的，即使没有明确记载在接着这样的术语的项的列表中。当使用开放式术语，如“包括”或“包含”时，应当理解，直接支持应也给予到语言“实质上由...组成”以及语言“由...组成”，好像明确记载那样并且反之亦然。
[0006]在说明书和权利要求中的术语“第一”，“第二”，“第三”，“第四”等(如果有的话)被用于在相似的元件之间区分，而不一定用于描述特定顺序或按时间次序。应当理解，如此使用的任何术语是在适当的情况下可互换，使得本文所描述的实施例例如能够以不同于本文所示出或以其他方式描述的那些序列的序列操作。类似地，如果方法在本文中被描述为包括一系列步骤，如本文中所呈现的这些步骤的次序不一定是这些步骤可以被执行的唯一次序，并且某些所陈述的步骤可以有可能被省略和/或本文未描述的某些其它步骤可以有可能被加入到方法中。
[0007]在说明书和权利要求中的术语“左”，“右”，“前”，“后”，“顶”，“底”，“上”，“下”等等(如果有的话)被用于描述的目的并且不一定用于描述永久的相对位置，应当理解的是，如此使用的术语是在适当的情况下可互换，使得本文所描述的实施例例如能够以不同于本文所示出或以其他方式描述的那些取向的取向操作。如本文所用的术语“親合”被定义为直接或间接地以电的或非电方式连接。本文中描述为“相邻于”彼此的对象可以与彼此物理接触，极靠近彼此，或在与彼此相同的一般区或区域中，如适合于在其中使用该短语的上下文中。短语“在一个实施例中”或“在一个方面”在本文的出现并不必然都指相同的实施例或方面。
[0008]如本文所用，术语“基本上”指的是动作，特性，性质，状态，结构，项或结果的完全或接近完全的范围或程度。例如，被“基本上”封闭的对象将意味着该对象不是完全封闭就是接近完全封闭。从绝对完全性的偏离的确切可允许程度可能在一些情况下取决于特定上下文。然而，一般而言，完成的接近性将是使得具有与在获得绝对和全部完成的情况下相同的总体结果。当在负面含义中用于指完全或接近完全缺乏动作，特性，性质，状态，结构，项或结果的时候，“基本上”的使用同样适用。例如，“基本上无”粒子的组合物将完全缺乏粒子，或如此接近完全缺乏粒子，使得效果将与在它完全缺乏粒子的情况下相同。换句话说，“基本上没有”一种成分或元素的组合物可能仍然实际上包含这些项，只要没有其可测量的影响。
[0009]如本文所用，术语“大约”用于给数值范围的端点提供灵活性，通过假设给定的值可以是该端点的“略上”或“略下”。除非另有说明，按照特定数量或数值范围的术语“约”的使用也应理解为在不具有术语“约”的情况下提供对这样的数字术语或范围的支持。例如，为了方便和简洁起见，“约50埃至约80埃”的数值范围也应被理解为对“50埃至80埃”的范围提供支持。
[0010]如本文所用，为方便起见，多个项目、结构元件、组成元件和/或材料可以在一个共同的列表中呈现。然而，这些列表应该被解释为尽管该列表的每个成员被单独标识为分离且唯一的成员。因此，仅仅基于他们在共同的组中的出现而没有相反指示，这样的列表的个别成员都不应该被理解为作为同一列表的任何其他成员的事实上的等同物。
[0011]浓度、量和其它数值数据可在本文被以范围格式表达或呈现。应该理解的是，这样的范围格式仅仅是为了方便和简洁而使用并因此应当被灵活解释为不仅包括明确记载作为范围的界限的数值，而且包括该范围内包含的所有的各个数值或子范围，如同每个数值和子范围被明确地记载。作为说明，“约I到约5”的数值范围应当解释为不仅包括约I至约5的明确记载的值，而且还包括所指示的范围内的各个值和子范围。因此，包括在该数值范围中的是诸如2，3和4的各个值以及诸如从1-3、从2 -4、和从3-5等等的子范围，以及单独1、2、3、4和 5。
[0012]这个相同原理同样适用于记载只有一个数值作为最小值或最大值的范围。此外，这样的解释应该不管范围的宽度或所描述的特征而适用。
[0013]贯穿本说明书中对“一个实施例”的引用意指结合示例所描述的特定特征、结构、或特性被包括在至少一个实施例中。因此，“在一个示例中”的短语在贯穿本说明书的各个地方的出现不一定全部指同一实施例。
[0014]在本说明书中可以参考提供“改进”性能的设备、结构、系统或方法。但应该理解的是，除非另有说明，这样的“改进”是基于与在现有技术中的设备、结构系统或方法的比较获得的益处的测量。此外，应当理解，改进的性能的程度可以在公开的实施例之间变化，而且改进的性能在量、程度或实现中的相等性或一致性不应当被假定为普遍可适用。
[0015]示例实施例
在下面提供技术实施例的初始概述，并然后进一步详细描述具体的技术实施例。此初始摘要旨在帮助读者更迅速地理解本技术，但并不旨在标识该技术的关键特征或必要特征，也不旨在限制所要求保护的主题的范围。
[0016]3D NAND存储器通常包括多个具有浮置栅极晶体管的存储器单元。目前的3D NAND存储器单元可包括围绕中心单元柱以三维布置的多个NAND存储器结构。存储器结构通常可包括通过被称为隧道电介质层的薄电介质层与支承半导体衬底电隔离的浮置栅极。导电材料被定位为相邻于浮置栅极并且通过多晶体间电介质(IPD)层与其电隔离。多晶体间电介质可以是分层结构，并且在一些方面中可以包括夹在氧化硅的两个层之间的氮化硅层。浮置栅极一般包括用作用于电荷的电荷存储元件的导电材料。该电荷存储元件定义了它关联的特定晶体管的存储器状态。浮置栅极与周围的导电材料电隔离，并且因此即使当到设备的电力被中断，存储在其中的电荷也保持。
[0017]在各种现有3DNAND技术中，隧道氧化物层的形成是通过直接在浮置栅极上氧化实现的。这已被发现以创建若干不期望的效果，例如非均匀的氧化物生长，隧道氧化物层与来自浮置栅极的掺杂剂的污染，掺杂剂聚集在浮置栅极/隧道氧化物界面处，以及减少的浮置栅极的大小。不均匀氧化物生长的一个示例示于图1A中。如可以看到的，NAND存储器结构102具有控制栅极材料104和布置在第一绝缘层108和第二绝缘层110之间的浮置栅极材料106。多晶体间电介质(IH))层114被布置在控制栅极材料104和浮置栅极材料106之间，使得Iro层114将控制栅极材料104与浮置栅极材料106电隔离。该结构还包括通过直接在浮置栅极材料106上氧化形成的隧道电介质材料或层116。如可以看出的，该隧道电介质层生长在浮置栅极106上的事实已经引起了圆边120创建沿着浮置栅极/隧道氧化物界面的“微笑(smile)”轮廓或形状。这样的形状与上述记载的特性一起有助于跨越存储器单元的电场的降低的均匀性，和因此降低的单元编程和擦除性能。
[0018]相应地，上文所记载的缺点可以通过采用其中在没有直接从浮置栅极生长隧道氧化物层的情况下形成该层的过程来避免。以这种方式，浮置栅极的属性和特性，如形状、大小和掺杂剂分布可以如初始打算的那样被维持。
[0019]参考图1B，示出了具有改进的编程和擦除性能的NAND存储器结构102。存储器结构可以包括布置在第一绝缘层108和第二绝缘层110之间的控制栅极材料104和浮置栅极材料106。多晶体间电介质(IH))层114被布置在控制栅极材料104和浮置栅极材料106之间，使得Iro层114将控制栅极材料104与浮置栅极材料106电隔离。该结构还包括耦合到浮置栅极材料106的与控制栅极材料104相对的隧道电介质材料或层116。在一些实施例中，隧道电介质材料116可在浮置栅极材料106上被沉积。如可以看到的，通过对比图1A的存储器结构，如在图1B中所示的浮置栅极106在浮置栅极/隧道氧化物界面处不具有圆角，并且没有“微笑轮廓”或效应发生。
[0020]如将在本文更详细地描述的，在一些实施例中，隧道电介质材料116可以是在浮置栅极材料106上的未处理的接着沉积。在这种情况下，如沉积的隧道电介质材料116将是在不具有另外的处理的情况下有效执行隧道电介质层的功能的材料。在其它实施例中，隧道电介质材料116可在浮置栅极材料106上的沉积之后被处理。在这样的实施方案中，沉积的材料可以或可能不适合于用作隧道电介质层116，但在浮置栅极106上的沉积后在该材料的处理时，可能变得适合，或者更适合。这种处理的一个示例是沉积的材料的氧化。
[0021]除了在沉积的材料的类型中的变化，沉积的材料的厚度也可被改变。当使用适合于在没有任何沉积后处理的情况下充当隧道电介质层116的材料时，如沉积的隧道电介质材料的厚度可以是最终的隧道电介质层的厚度。在一个实施例中，如沉积的这种材料的厚度可为从约50至约80埃。在另一个实施例中，厚度可为约60埃。在其中所沉积的材料将在浮置栅极106的沉积后被进一步处理的实施例中，如沉积的材料的厚度将考虑到最终隧道电介质层116的所希望的厚度，和可能作为沉积后处理的结果出现的任何厚度波动。在一个实施例中，所沉积的材料的厚度可为从约25埃至约40埃。在另一个实施例中，厚度可为从约60埃至约100埃。在另一个实施例中，厚度可为约70至约80埃。
[0022]各种各样的材料可用于通过足以在没有任何沉积后处理的情况下充当隧道电介质层的材料的沉积来创建隧道电介质层116。这种材料的示例包括但不限于，二氧化硅、氮氧化硅，和金属氧化物。在一个实施例中，该材料可以是二氧化硅。
[0023]同样地，可以使用必须经历沉积后处置或处理以便用作隧道电介质层116或具有被改进作为隧道电介质层的性能的各种各样的材料。这种材料的示例包括但不限于，多晶硅(包括未掺杂的多晶硅)和氮化硅。在一个实施例中，该材料可以是多晶硅。如所提到的，这样的材料可以通过氧化或使得它们适合于用作隧道电介质层116的其它处理来处理。
[0024]被沉积的材料被氧化或在沉积后以其它方式处理的程度可以被选择以便获得隧道氧化层116的具体期望的特性或性能和而且存储器单元或结构102的具体期望的特性或性能。在一个实施例中，沉积材料可被氧化到其中隧道电介质材料层116是小于全部或完全(即部分地)氧化的程度。在另一个实施例中，沉积材料可被氧化到其中所述隧道电介质材料层被全部或完全氧化的程度。在又另一个实施例中，氧化可以遍及整个沉积的材料进行，并到与隧道电介质层116接触的浮置栅极106的一部分中。这样的实施例示于图1C，其中示出了浮置栅极106的氧化部分118。在一些实施例中，被氧化的浮置栅极的部分相距浮置栅极和隧道电介质层之间的原始界面约10埃，或小于10埃，例如从约I埃至约10埃。沉积的材料以这种方式的过氧化不仅完成了隧道电介质层116的创建，而且还有效地进一步绝缘抵抗由浮置栅极106的潜在电流泄漏。
[0025]如所提到的，示例存储器结构具有提供改进的性能优点的几个物理特性。在一个实施例中，耦合到隧道电介质层116的浮置栅极106之间的界面120基本上是平的(S卩，不包含或基本上不包含可感知的翘曲或弯曲)。换言之，形成与该隧道电介质层的界面的浮置栅极的表面可具有与其在隧道电介质层116的形成或创建之前具有的形状和/或配置基本上相同的形状和/或配置。在一些实施例中，这样的表面沿着浮置栅极106和隧道电介质层116之间的整个界面延伸。在其他实施例中，浮置栅极106保持在如刚好在隧道电介质层116的形成或创建之前发现的基本上其原来的大小处。在又进一步实施例中，隧道电介质层116保留在隧道电介质层的形成或创建后基本上没有来自浮置栅极的掺杂剂污染。在进一步的实施例中，浮置栅极106在形成隧道电介质层116之后具有与其在隧道电介质层116的形成或建立之前是的基本上相同的掺杂剂分布。在一些实施例中，浮置栅极的掺杂剂分布是基本上均匀的。在又进一步的实施例中，浮置栅极106在隧道电介质层116的形成或创建之后，具有与其在该形成或创建之前做的基本上相同的形状。在另外的实施例中，浮置栅极106和第一或第二绝缘层108和110之间的界面可以交叉或以其他方式满足浮置栅极106和隧道电介质层116之间的界面，以形成从约20度至约160度之间的角度。在一些实施例中，该角度可为从约30度至约60度。在其他实施例中，该角度可为从约45度至约120度。在进一步的实施例中，角度可以是从约30度到80度。在一个实施例中，角度可以基本上是相同的。在另一个实施例中，角度可以是不同的。在又另一个实施例中，浮置栅极106可具有与在相邻于iro层的一侧(即与其的界面)处的高度和宽度尺寸基本上相同的在相邻于隧道电介质层116的一侧(即与其的界面)处的高度和宽度尺寸。在另一个实施例中，浮置栅极116沿着与第一绝缘层108的界面的宽度可以与沿着与第二绝缘层110的界面的其宽度基本上相同。在一个实施例中，浮置栅极106可以是基本上没有弯曲表面。
[0026]这样的NAND存储器结构可以用作单个NAND设备，或存储器结构可以被并入并入了多个这样的结构的设备中。此外，本文所描述的特定架构布局不应该被视为限制性的，并且应当理解，其它架构被设想用于将多个这样的存储器结构集成到设备中。在一个方面，如例如示于图2，提供具有改进的性能的3D NAND存储器单元202。这样的存储器单元可包括具有交替的导电206和绝缘208材料的层的布置在选择栅极源极(SGS)区210上的单元堆叠衬底204。在一些方面，SGS区被布置在蚀刻停止层214和附加的绝缘层212之间。单元柱216可以在相对于多个交替层206、208基本上垂直的取向上被定位于单元堆叠衬底204内。单元柱通过SGS区延伸到下面的源极层218中。另外，多个NAND存储器结构220被布置在单元柱216周围的三维配置中。多个NAND存储器结构220相对于单元堆叠衬底204的导电材料层206对齐。在一个方面，导电材料层206可用作控制栅极材料，而在其它方面，分离的控制栅极材料可以定位在导电材料层和NAND存储器结构之间。
[0027]隧道电介质材料222可以定位在单元堆叠衬底204和单元柱216之间，从而将NAND存储器结构220与单元柱216电隔离。每个NAND存储器结构包括布置在绝缘材料层208之间并且与导电材料层206对齐的浮置栅极材料224。多晶体间电介质(IB))层228被布置在浮置栅极224和导电材料层206之间，使得IPD层228将导电材料层206与浮置栅极材料224电隔离。如可以看到的，该存储器结构包括前面记载的期望的特性。
[0028]在另一方面，提供了制作具有增强的性能(例如改进的编程和擦除操作的可靠性)的3D NAND存储器结构的方法。如示于图3中，在一个实施例中，这样的方法可包括302将单元柱沟槽蚀刻到具有布置在选择栅极源极区上的交替的导电和绝缘材料层的单元堆叠衬底中，304在导电材料层处将多个浮置栅极凹部蚀刻到单元柱沟槽的侧壁中，和306在所述多个浮置栅极凹部中形成多晶体间电介质(IB))层。该方法可以进一步包括308沉积浮置栅极层在多个浮置栅极凹部中的IPD层上以形成多个浮置栅极单元以及310从绝缘层去除掉IB)和浮置栅极层的部分以创建离散浮置栅极结构。然后该方法可包括320在浮置栅极单元的暴露表面(即浮置栅极材料的暴露表面)上沉积一层以用作隧道氧化物电介质层。
[0029]在更基本的水平处，提供了形成在3DNAND存储器结构中的隧道电介质层的方法。在一个实施例中，这样的方法可以包括在单元堆叠衬底中的浮置栅极材料的暴露表面上沉积层。这样的层可以在不具有对其的另外处理的情况下作为隧道电介质层操作，或在进一步处理或处置后作为隧道电介质层操作。在一些实施例中，可以执行附加的步骤以便实现具有本文所记载的特性和性质的存储器结构和设备。
[0030]作为示例，如示于图4A中，3D NAND存储器结构402被示出在正在进行的工艺中。单元柱沟槽418已经被蚀刻到单元堆叠衬底404中。单元堆叠衬底404包括多个交替的绝缘406和导电408材料层。多个浮置栅极凹部410已被蚀刻到在导电材料层408处的单元柱沟槽404的侧壁中。因此，浮置栅极凹槽410彼此通过绝缘材料层406隔离。IB)层412已经形成在浮置栅极凹部410中。在一些方面，沿着单元柱沟槽418的侧壁414形成IB)层，并且从而形成从单元柱沟槽418的底部416到顶部的连续IPD层。在其它方面，IPD层可以在这个或后续制造阶段是不连续的。IPD层已经进一步被蚀刻，以允许浮置栅极凹部410容纳将要讨论的浮置栅极材料的沉积。IPD层可以由对于这样的材料是有用的任何已知的材料制成。在一个方面，IPD层可以是包括布置在氧化硅的两个层之间的氮化硅层的层状结构。这三层是在本领域中称为“0N0”或“氧化物-氮化物-氧化物”层。注意，IB)层412被定位成将随后沉积到浮置栅极凹部410中的材料与导电材料层408电隔离。
[0031]图4Α还示出了沉积在Iro层414上并填充浮置栅极凹部410的浮置栅极层(或材料)420。在一些方面，浮置栅极层420被沿着IB)层414从底部416沉积到单元柱沟槽418的顶部，并因此形成连续层。在其他实施例中，浮置栅极层可以在此或后续制造阶段处是不连续的。注意的是，浮置栅极材料可以是在创建浮置栅极中有用的任何材料，包括本文所记载的那些。在一个具体的方面，浮置栅极材料可以是掺杂的硅或多晶硅。
[0032]转向图4Β，IPD层412和浮置栅极层420可从单元柱沟槽418的侧壁和(如果存在)底部416被去除。IPD层412和浮置栅极层420可通过已知适合于去除这样的层的任何工艺去除。在一个示例中，各层是根据选择性地蚀刻这些材料中的一个或两者而不蚀刻下面的导电和绝缘材料层406和408的任何工艺来选择性地蚀刻。各种湿和干清洁方法是本领域已知的。在一些实施例中，可使用干法蚀刻或清洁工艺，例如但不限于，使用从日本的东京电子有限公司(TEL)可获得的Certas机器的靶向选择性氧化物膜蚀刻的无等离子体的气体化学蚀刻系统，或使用HF+NH3蒸气/HF+NH3等离子使用来自加州圣克拉拉的Applied Materials的机器的SiCoNi蚀刻工艺。在一个具体方面，浮置栅极材料420可利用TMAH(四甲基氢氧化铵)从0.1%至30%在10°C至100°C的温度进行蚀刻。在另一具体方面，浮置栅极材料420可利用NH40H从0.1wt %到20wt %进行蚀刻。一个示例性化学试剂包括〈10%的TMAH，〈2%的非离子表面活性剂，针对8-10的范围的pH缓冲剂，和任选的螯合剂和/或络合剂。其他化学物质包括以从I: I至300:1的比率的HN03/HF的混合物。
[0033]如图4B中所描绘的，IB)层412和浮置栅极层420被蚀刻掉以暴露单元柱沟槽418的侧壁414。在本实施例中，Iro层412和浮置栅极材料被去除，到其中它们是与侧壁414齐平或基本上齐平的点。在其他实施例中，浮置栅极材料420和/或IB)材料412可以从柱沟槽418的侧壁414凹入。凹入的程度可以被选择，以便获得特别期望的结果，诸如浮置栅极的附加绝缘，以减少或防止可能的电流泄漏。如前面所讨论对这种问题的替代解决方案是在与隧道氧化物层的界面处氧化浮置栅极材料的一小部分。
[0034]如图4C所示，用作隧道电介质层432的材料可被耦合以例如沿沟槽的侧壁414沉积。如前所提到的，在一个方面，沉积的材料可以足以作为隧道电介质材料操作，而不具有进一步沉积后处理。可替换地，该材料可作为隧道电介质层操作，或者在该材料的沉积后处理或处置后更好地作为电介质层操作。在本文中记载用于每个这些替换方案的隧道电介质层432的具体材料和其他性质(例如尺寸)的示例。
[0035]在其中使用不需要任何沉积后处置以便用作隧道电介质层432的材料的工艺中，用于完成存储器结构的工艺的剩余步骤可以如通常已知的那样进行。例如，在隧道电介质层432的沉积(即形成)之后，可以在隧道电介质层432上形成衬里层(未示出)，并且单元柱沟槽418的底部416可被冲压蚀刻穿过衬里层和隧道电介质层432，以暴露源极层430。单元柱434可随后被沉积到单元柱沟槽418中并且因此填充单元柱沟槽418。在一个非限制性的方面，单元柱434可以是多晶硅材料。可替换地，当材料确实需要沉积后处理以充当隧道氧化物电介质层432时，可以如前面所记载的用于创建完整的存储器结构的最后步骤之前执行这样的处理。
[0036]这样的沉积后处理的示例如下。参考图5，示出了具有布置在绝缘层508之间的导电层504和浮置栅极522的存储器单元502的实施例。IB)层512被布置在导电层504和浮置栅极522之间。沉积材料532的层被进一步处理或处置以成为合适的隧道电介质层542。在本实施例中，材料532被沉积在Tl内的厚度处，在一些实施例中，厚度可以小于Tl。该材料532的一部分被处理，例如通过氧化。氧化将层加厚到Tl的全部厚度，其中氧化部分552具有厚度T2。该层的氧化部分552然后可以被去除，例如通过用氢氟酸蚀刻工艺蚀刻。材料层532的剩余部分然后进一步处理(即氧化)，以便创建具有特别期望的厚度(即T3)的隧道电介质层542。在一个实施例中，在处理之前所沉积的材料的厚度可为从约60埃至约100埃。
[0037]在替换实施例中，沉积的材料532的层可以是被进一步处理以便用作有效隧道电介质层但是被沉积在不需要上述整个工艺的厚度处的材料。在这样的实施例中，沉积的材料532将具有Tl内的厚度。该材料的处理(例如通过氧化)将导致具有T3的期望的厚度的隧道电介质层542的创建。因为沉积材料532的层如淀积的足够薄，用来成为隧道电介质层542的材料的处理是在单一步骤中完成的，并且不需要如在前面的示例中所述的氧化材料532的一部分然后去除其的中间步骤。在一个实施例中，在处理之前所沉积的材料的厚度可为从约25埃至约40埃。
[0038]在又一个附加实施例中，沉积的材料532可以是不需要附加的处理以用作合适的隧道电介质层542或作为合适的隧道电介质层542操作的材料。在这种情况下，该材料将被沉积有厚度T3，其是最后的隧道电介质层的厚度。在一些实施例中，这样的厚度可为从约50埃至约80埃。
[0039]在上述工艺中的任何一个中，如之前记载的，完成的隧道电介质层542可以具有从约50埃至约80埃的厚度(S卩Τ3)。在一个实施例中，厚度可为约60埃。如上所提到的，在其中沉积的材料532被处理(例如通过氧化)的实施例中，处理可以继续穿过整个层542并进入浮置栅极材料522的一部分。
[0040]所得到的设备可表现出多种改进的性能特性，这可以至少部分归因于如本文中所记载的形成隧道电介质层的工艺及由此提供的特定的结构特性。参考图6，其示出与已知工艺记录(POR)相比的由发明实施例实现的隧道电介质层厚度的箱形图和图形比较。如可以看到的，根据发明实施例的工艺实现如由紧密分组数据点示出的更大的厚度一致性。同样地，图7示出与已知工艺记录(POR)相比的具有关于利用发明实施例获得的浮置栅极的大小的数据的箱形图。如可以看到的，根据发明实施例的工艺导致与POR相比的较大的浮置栅极极(即保留的浮置栅极的大小)。
[0041]在一个示例中，形成在3DNAND存储器结构中的隧道电介质层的方法可以包括在单元堆叠衬底中的浮置栅极的暴露表面上沉积材料层，其中所述材料或者在没有进一步处理的情况下作为隧道电介质层操作，或者在材料的进一步处理后作为隧道电介质层操作。
[0042]在一个示例中，该材料足以在没有附加处理的情况下作为隧道电介质层操作。
[0043]在一个示例中，该材料被沉积在足以作为隧道电介质层操作的厚度处。
[0044]在一个示例中，厚度为从约50-80埃。
[0045]在一个示例中，该材料是选自由以下构成的组的成员:二氧化硅，氮氧化硅，或金属氧化物。
[0046]在一个示例中，该材料是二氧化硅。
[0047]在一个示例中，沉积的材料是在进一步处理后作为隧道电介质层操作的材料。
[0048]在一个示例中，该材料被沉积在足以在材料的进一步处理后作为隧道电介质层操作的厚度处。
[0049]在一个示例中，进一步的处理包括氧化该材料。
[0050]在一个示例中，沉积的材料的厚度为从约25埃至约40埃，并且隧道电介质层的厚度为从约50埃至约80埃。
[0051 ]在一个示例中，进一步的处理可包括氧化在层中的材料的一部分;去除在该层中的材料的氧化部分;和氧化在该层中的剩余材料。
[0052]在一个示例中，沉积的材料的厚度为从约60埃至约70埃，并且隧道电介质层的厚度为从约50埃至约80埃。
[0053]在一个示例中，在该层中的材料的氧化部分是用氢氟酸蚀刻去除的。
[0054]在一个示例中，该材料是选自由以下构成的组的成员:未掺杂多晶硅，多晶硅，或氮化娃。
[0055]在一个示例中，该材料是未掺杂的多晶硅。
[0056]在一个示例中，该层是从单元堆叠衬底的顶部延伸至单元堆叠衬底的底部的连续层。
[0057]在一个示例中，该层仅被沉积在浮置栅极材料上在一个示例中，一种方法可包括还包括氧化浮置栅极的沿与隧道电介质层的界面的一部分。
[0058]在一个示例中，浮置栅极的被氧化的部分为超出隧道电介质层界面约10埃或更小。
[0059]在一个示例中，在沉积该层的时候浮置栅极与单元堆叠衬底的暴露表面基本上齐平。
[0060]在一个示例中，浮置栅极具有与在隧道电介质层的创建之前的大小基本上相同的在隧道电介质层的创建之后的大小。
[0061]在一个示例中，隧道电介质层基本上保持没有来自浮置栅极的掺杂剂污染。
[0062]在一个示例中，浮置栅极在形成隧道电介质层之后维持基本上均匀的掺杂剂分布。
[0063]在一个示例中，浮置栅极在形成隧道电介质层之后基本上维持相同的形状。
[0064]在一个示例中，浮置栅极在形成隧道电介质层之后基本上维持相同的大小(例如，体积)。
[0065]在一个示例中，一种制作3D NAND存储器结构的方法可以包括:
将单元柱沟槽蚀刻到具有布置在选择栅极源极区上的交替的导电和绝缘材料层的单兀堆置衬底中；
在导电材料层处将多个浮置栅极凹部蚀刻到单元柱沟槽的侧壁中；
在多个浮置栅极凹部中形成多晶体间电介质(iro)层；
沉积浮置栅极层到多个浮置栅极凹部中的iro层上以形成多个浮置栅极单元；
蚀刻iro层和浮置栅极层以与单元柱沟槽的侧壁齐平并且创建离散浮置栅极;以及在如本文记载的浮置栅极的暴露表面上形成隧道电介质层。
[0066]在一个不例中，一种3D NAND存储器结构可包括:
布置在第一绝缘层和第二绝缘层之间的控制栅极材料和浮置栅极材料；
布置在控制栅极材料和浮置栅极材料之间的多晶体间电介质(iro)层，使得iro层将控制栅极材料与浮置栅极材料电隔离;和
与控制栅极材料相对的沉积在浮置栅极材料上的隧道电介质层。
[0067]在一个示例中，隧道电介质层具有从约50埃至约80埃的厚度。
[0068]在一个示例中，该材料是选自由以下构成的组的成员:二氧化硅，氮氧化硅，或金属氧化物。
[0069]在一个示例中，该材料是二氧化硅。
[0070]在一个示例中，浮置栅极的沿与隧道电介质层的界面的部分被氧化。
[0071]在一个示例中，被氧化的浮置栅极的部分超出隧道电介质层的界面约10埃或更小。
[0072]在一个示例中，浮置栅极基本上没有弯曲的界面。
[0073]在一个示例中，在浮置栅极和隧道电介质层之间的界面基本上是平坦的。
[0074]在一个示例中，浮置栅极具有与创建隧道电介质层之前的大小基本上相同的大小。
[0075]在一个示例中，隧道电介质层基本上没有来自浮置栅极的掺杂剂污染。
[0076]在一个示例中，浮置栅极具有基本上均匀的掺杂剂分布。
[0077]在一个示例中，浮置栅极具有与在创建隧道电介质层之前的形状基本上相同的形状。
[0078]在一个示例中，浮置栅极具有与在与IPD层的界面处的高度基本上相同的在与隧道电介质层的界面处的高度。
[0079]在一个不例中，一种3D NAND存储器结构可包括:
布置在第一绝缘层和第二绝缘层之间的控制栅极材料和浮置栅极材料；
布置在控制栅极材料和浮置栅极材料之间的多晶体间电介质(iro)层，使得iro层将控制栅极材料与浮置栅极材料电隔离;和
与控制栅极材料相对的耦合到浮置栅极材料的隧道电介质层，其中浮置栅极在与隧道电介质层的界面处基本上没有弯曲。
[0080]在一个示例中，浮置栅极在与隧道电介质层的界面处是基本上平坦的。
[0081]在一个示例中，浮置栅极沿与隧道电介质层的整个界面是基本上平坦的。
[0082]在一个示例中，在浮置栅极和第一绝缘层之间的界面与在浮置栅极和隧道电介质层之间的界面的相交具有从约20度到约160度的角度。
[0083]在一个示例中，角度为从约45度至120度。
[0084]在一个示例中，在浮置栅极和第二绝缘层之间的界面与在浮置栅极和隧道电介质层之间的界面的相交具有从约20度到约160度的角度。
[0085]在一个示例中，角度为从约45度至120度。
[0086]在一个示例中，一种3D NAND存储器单元可以包括:
具有布置在选择栅极源极区上的交替的导电和绝缘材料层的单元堆叠衬底；
在相对于多个交替层的基本上垂直的取向上被定位在衬底内的单元柱;和布置在围绕所述单元柱的三维配置中的如本文记载的多个NAND存储器结构，其中多个NAND存储器结构与导电材料层对齐并电耦合到导电材料层。
[0087]在一个示例中，多个NAND存储器结构被布置在围绕单元柱的列中。
[0088]虽然前述示例是说明在一个或多个特定应用中的具体实施例，但显然的是，对本领域的普通技术人员来说，可以在不脱离本文明确表达的原理和概念的情况下做出在实施方式的形式、用法和细节中的许多修改。相应地，不旨在限制，除非如通过下面阐述的权利要求。
【主权项】
1.一种形成在3DNAND存储器结构中的隧道电介质层的方法，包括: 在单元堆叠衬底中的浮置栅极的暴露表面上沉积材料层，其中所述材料或者在没有进一步处理的情况下作为隧道电介质层操作，或者在材料的进一步处理后作为隧道电介质层操作。2.如权利要求1所述的方法，其中该材料足以在没有附加处理的情况下作为隧道电介质层操作。3.如权利要求2所述的方法，其中该材料被沉积在足以作为隧道电介质层操作的厚度处。4.如权利要求3所述的方法，其中厚度为从约50-80埃。5.如权利要求2所述的方法，其中该材料是选自由以下构成的组的成员:二氧化硅，氮氧化硅，或金属氧化物。6.如权利要求5所述的方法，其中该材料是二氧化硅。7.如权利要求1所述的方法，其中沉积的材料是在进一步处理后作为隧道电介质层操作的材料。8.如权利要求7所述的方法，其中该材料被沉积在足以在材料的进一步处理后作为隧道电介质层操作的厚度处。9.如权利要求8所述的方法，其中进一步处理包括氧化该材料。10.如权利要求9所述的方法，其中沉积的材料的厚度为从约25埃至约40埃，并且隧道电介质层的厚度为从约50埃至约80埃。11.如权利要求8所述的方法，其中进一步处理包括: 氧化在层中的材料的一部分； 去除在该层中的材料的氧化部分;和 氧化在该层中的剩余材料。12.如权利要求11所述的方法，其中沉积的材料的厚度为从约60埃至约70埃，并且隧道电介质层的厚度为从约50埃至约80埃。13.如权利要求11中的任意一项所述的方法，其中在该层中的材料的氧化部分是用氢氟酸蚀刻去除的。14.如权利要求7所述的方法，其中该材料是选自由以下构成的组的成员:未掺杂的多晶娃，多晶娃，或氣化娃。15.如权利要求14所述的方法，其中该材料是未掺杂的多晶硅。16.如权利要求1所述的方法，其中该层是从单元堆叠衬底的顶部延伸至单元堆叠衬底的底部的连续层。17.如权利要求13所述的方法，还包括氧化浮置栅极的沿与隧道电介质层的界面的一部分。18.如权利要求17所述的方法，其中浮置栅极的被氧化的部分超出隧道电介质层界面约1埃或更小。19.如权利要求18所述的方法，其中在沉积该层的时候浮置栅极与单元堆叠衬底的暴露表面基本上齐平。20.如权利要求1所述的方法，其中浮置栅极具有与在隧道电介质层的创建之前的大小基本上相同的在隧道电介质层的创建之后的大小。21.如权利要求1所述的方法，其中隧道电介质层基本上保持没有来自浮置栅极的掺杂剂污染。22.如权利要求1所述的方法，其中浮置栅极在形成隧道电介质层之后维持基本上均匀的掺杂剂分布。23.如权利要求1所述的方法，其中浮置栅极在形成隧道电介质层之后基本上维持相同的形状。24.一种制作3D NAND存储器结构的方法，包括: 将单元柱沟槽蚀刻到具有布置在选择栅极源极区上的交替的导电和绝缘材料层的单兀堆置衬底中； 在导电材料层处将多个浮置栅极凹部蚀刻到单元柱沟槽的侧壁中； 在多个浮置栅极凹部中形成多晶体间电介质(IPD)层； 沉积浮置栅极层到多个浮置栅极凹部中的IPD层上以形成多个浮置栅极单元； 蚀刻IPD层和浮置栅极层以与单元柱沟槽的侧壁齐平并且创建离散浮置栅极；以及 在如权利要求1-23中的任何一项记载的浮置栅极的暴露表面上形成隧道电介质层。25.—种3DNAND存储器结构，包括: 布置在第一绝缘层和第二绝缘层之间的控制栅极材料和浮置栅极材料； 布置在控制栅极材料和浮置栅极材料之间的多晶体间电介质(Iro)层，使得iro层将控制栅极材料与浮置栅极材料电隔离;和 与控制栅极材料相对的沉积在浮置栅极材料上的隧道电介质层。26.如权利要求25所述的存储器结构，其中隧道电介质层具有从约50埃至约80埃的厚度。27.如权利要求25所述的存储器结构，其中该材料是选自由以下构成的组的成员:二氧化硅，氮氧化硅，或金属氧化物。28.如权利要求27所述的存储器结构，其中该材料是二氧化硅。29.如权利要求25所述的存储器结构，其中浮置栅极的沿与隧道电介质层的界面的部分被氧化。30.如权利要求29所述的存储器结构，其中被氧化的浮置栅极的部分超出隧道电介质层的界面约1埃或更小。31.如权利要求25所述的存储器结构，其中浮置栅极基本上无弯曲的界面。32.如权利要求25所述的存储器结构，其中在浮置栅极和隧道电介质层之间的界面基本上是平坦的。33.如权利要求25所述的存储器结构，其中浮置栅极具有与创建隧道电介质层之前的大小基本上相同的大小。34.如权利要求25所述的存储器结构，其中隧道电介质层基本上没有来自浮置栅极的掺杂剂污染。35.如权利要求25所述的存储器结构，其中浮置栅极具有基本上均匀的掺杂剂分布。36.如权利要求25所述的存储器结构，其中浮置栅极具有与在创建隧道电介质层之前的形状基本上相同的形状。37.如权利要求25所述的存储器结构，其中浮置栅极具有与在与IPD层的界面处的高度基本上相同的在与隧道电介质层的界面处的高度。38.—种3DNAND存储器结构，包括: 布置在第一绝缘层和第二绝缘层之间的控制栅极材料和浮置栅极材料； 布置在控制栅极材料和浮置栅极材料之间的多晶体间电介质(Iro)层，使得iro层将控制栅极材料与浮置栅极材料电隔离;和 与控制栅极材料相对的耦合到浮置栅极材料的隧道电介质层，其中浮置栅极在与隧道电介质层的界面处基本上没有弯曲。39.如权利要求38所述的存储器结构，其中浮置栅极在与隧道电介质层的界面处是基本上平坦的。40.如权利要求39所述的存储器结构，其中浮置栅极沿与隧道电介质层的整个界面是基本上平坦的。41.如权利要求40所述的存储器结构，其中在浮置栅极和第一绝缘层之间的界面与在浮置栅极和隧道电介质层之间的界面的相交具有从约20度到约160度的角度。42.如权利要求41所述的存储器结构，其中角度为从约45度至120度。43.如权利要求40所述的存储器结构，其中在浮置栅极和第二绝缘层之间的界面与在浮置栅极和隧道电介质层之间的界面的相交具有从约20度到约160度的角度。44.如权利要求43所述的存储器结构，其中角度为从约45度至120度。45.—种3DNAND存储器单元，包括: 具有布置在选择栅极源极区上的交替的导电和绝缘材料层的单元堆叠衬底； 在相对于多个交替层的基本上垂直的取向上被定位在衬底内的单元柱;和 布置在围绕所述单元柱的三维配置中的如权利要求25-44中的任何一项记载的多个NAND存储器结构，其中多个NAND存储器结构与导电材料层对齐并电耦合到导电材料层。46.如权利要求45所述的存储器单元，其中多个NAND存储器结构被布置在围绕单元柱的列中。
【文档编号】H01L27/115GK106030802SQ201580010754
【公开日】2016年10月12日
【申请日】2015年2月27日
【发明人】D.范, S.科卡, G.哈勒, J.霍普金斯, S.苏尔蒂, A.罕德卡
【申请人】英特尔公司