半导体结构的形成方法
【专利摘要】一种半导体结构的形成方法，包括：提供衬底；在所述衬底表面形成待处理层；对所述待处理层表面进行钝化处理，所述钝化处理适于降低待处理层的表面活性；在所述钝化处理之后，在所述待处理层表面形成掩膜层。所形成的半导体结构的形貌改善，提高半导体结构的性能稳定性。
【专利说明】
半导体结构的形成方法
技术领域
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。【背景技术】
[0002]随着半导体技术的不断进步，半导体技术的工艺节点正不断减小，使得现有的掩膜图形化工艺以及光刻工艺受到了挑战。为了使掩膜层在光刻以及刻蚀工艺中的图形稳定性更高，一种增强图形化掩膜(Advance Patterning Film，简称APF)得以发展，并受到了业界的广泛关注。
[0003]所述增强图形化掩膜适用于小尺寸图形的刻蚀工艺。所述增强图形化掩膜具有以下优点:首先，所述增强图形化掩膜具有高刻蚀选择性，由于无定形碳相对于多种材料均具有较高的刻蚀选择比，以此能够仅以一层增强图形化掩膜作为刻蚀多种材料层时的掩膜， 所述增强图形化掩膜的应用广泛，而且能够简化工艺难度；其次，采用所述增强图形化掩膜进行刻蚀时，更易对刻蚀结构的特征尺寸(Critical Dimens1n，简称⑶)进行控制，由于无定形碳在光刻和刻蚀工艺中产生的副产物较少，从而能够避免工艺副产物在刻蚀结构表面造成污染，从而能够减小刻蚀结构的边缘粗糙度，以此提高对刻蚀结构的特征尺寸控制； 再次，在采用光刻工艺形成所述增强图形化掩膜时，能够对反射率进行控制，所述增强图形化掩膜的光线的反射率较小，从而提高了所述增强图形化掩膜的图形精确度。
[0004]然而，随着半导体技术的工艺节点进一步缩小，即使采用所述增强图形化掩膜，也无法保证刻蚀形成的结构尺寸满足工艺需求，因此需要对形成掩膜层的工艺进行进一步优化。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，改善所形成的半导体结构的形貌，提高半导体结构的性能稳定性。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供衬底；在所述衬底表面形成待处理层；对所述待处理层表面进行钝化处理，所述钝化处理适于降低待处理层的表面活性；在所述钝化处理之后，在所述待处理层表面形成掩膜层。
[0007]可选的，钝化处理适于去除待处理层表面的电荷或悬挂键。
[0008]可选的，所述钝化处理为等离子体处理工艺，所述等离子体处理工艺的气体包括臭氧。
[0009]可选的，所述等离子体处理工艺的参数包括:臭氧气体的流量为15000sccm? 20000sccm，功率为300瓦?500瓦，反应时间为10秒?50秒，反应温度为300°C?500°C， 反应压力为5托?8托。
[0010]可选的，所述掩膜层的形成工艺为增强图形化掩膜工艺；所述掩膜层的材料为无定开多碳。
[0011]可选的，所述掩膜层的形成步骤包括:在所述待处理层表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层暴露出部分所述掩膜材料膜；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出所述待处理层表面为止，形成掩膜层。
[0012]可选的，所述掩膜材料膜的形成工艺为等离子体增强化学气相沉积工艺。
[0013]可选的，所述等离子体增强化学气相沉积工艺的参数包括:反应气体包括C3H6和 〇2，高频功率为1300瓦?1500瓦。
[0014]可选的，所述掩膜层的厚度为1500埃?2500埃。
[0015]可选的，所述待处理层表面的材料为氧化硅。
[0016]可选的，所述待处理层的形成步骤包括:在所述衬底表面形成待处理膜；对所述待处理膜表面进行平坦化工艺，形成所述待处理层；在所述平坦化工艺之后，对所述待处理层表面进行清洗工艺。
[0017]可选的，所述平坦化工艺为化学机械抛光工艺。
[0018]可选的，所述清洗工艺包括湿法清洗工艺或干法清洗工艺。
[0019]可选的，还包括:以所述掩膜层为掩膜，刻蚀所述待处理层，在所述待处理层内形成开口。
[0020]可选的，所述开口顶部的尺寸小于或等于50纳米；相邻开口之间的距离小于或等于50纳米。
[0021]可选的，在刻蚀所述待处理层之后，还包括:对所述衬底进行刻蚀。
[0022]可选的，刻蚀所述待处理层的工艺为各向异性的干法刻蚀工艺。
[0023]可选的，所述衬底包括基底、以及位于所述基底表面的器件结构。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]本发明的形成方法中，在形成掩膜层之前，对待处理层表面进行钝化处理，所述钝化处理用于使所述待处理层变表面的活性降低，从而能够避免在在后续形成掩膜层的过程中，所述掩膜层的材料发生积聚而形成微球，或者能够避免因待处理层表面积聚的电荷而对待处理层造成击穿的问题。因此，不仅能够保证待处理层的性能稳定，而且能够保证所形成的掩膜层的结构尺寸精确，使得所述掩膜层能够适应于刻蚀形成更微小尺寸的结构，以满足半导体技术工艺节点进一步缩小的需求。
[0026]进一步，钝化处理适于去除待处理层表面的电荷或悬挂键，从而避免掩膜层的材料在悬挂键或电荷处发生积聚，从而避免所形成的掩膜层表面产生微球。而且，去除所述待处理层表面的电荷或悬挂键之后，能够避免后续形成掩膜层的工艺击穿所述待处理层，从而保证了所形成的半导体结构的性能稳定。
[0027]进一步，所述钝化处理为等离子体处理工艺，所述等离子体处理工艺的气体包括臭氧。在所述等离子体处理工艺中，所述臭氧被等离子体化，而臭氧的等离子体被引入至待处理层表面之后，能够与待处理层表面的悬挂键或电荷相互结合，从而使待处理层的表面钝化，所述待处理层的表面活性降低，使后续形成的掩膜层表面的微球减少。
[0028]进一步，所述掩膜层的形成工艺为增强图形化掩膜工艺，所述掩膜层的材料为无定形碳，即所述掩膜层通过等离子体增强化学气相沉积工艺形成，所形成的掩膜层材料相对于待处理层的材料具有较高的刻蚀选择性，而且所述掩膜层的结构稳定性较好。而且，由于在形成所述掩膜层之前，对所述待处理层表面进行钝化处理，能够去除所述待处理层表面的电荷或悬挂键，因此，即使所述等离子体增强化学气相沉积工艺具有较高的高频功率，也不易造成所述待处理层被击穿，使所形成的半导体结构的性能稳定。【附图说明】
[0029]图1是一种半导体结构实施例的剖面结构示意图；
[0030]图2是形成增强图形化掩膜之后对晶圆表面进行缺陷检测所获得的三组微球缺陷分布图；
[0031]图3是对所形成的增强图形化掩膜进行扫描电镜检测获得的俯视图；
[0032]图4至图9是本发明实施例的半导体结构的形成过程的剖面结构示意图。【具体实施方式】
[0033]如【背景技术】所述，随着工艺节点的缩小，增强图形化掩膜也无法满足小尺寸结构的制造工艺要求。
[0034]经过研究发现，请参考图1，图1是一种半导体结构实施例的剖面结构示意图，包括:待处理基底100 ;位于待处理基底100表面的增强图形化掩膜102。所述增强图形化掩膜102的材料为无定形碳(amorphous carbon)，形成工艺为等离子体增强化学气相沉积工艺(Plasma Enhanced Chemical Vapor Deposit1n，简称 PECVD)。然而，由于所形成的增强图形化掩膜102表面容易产生微球103,所述微球103会造成所述增强图形化掩膜102的结构尺寸不精确，继而容易造成对待处理基底100进行刻蚀所得到的结构形貌不良。请参考图2,图2是形成增强图形化掩膜之后，对晶圆表面进行缺陷检测所获得的三组微球缺陷分布图；请参考图3,图3是对所形成的增强图形化掩膜进行扫描电镜检测获得的俯视图； 由图2和图3可知，形成增强图形化掩膜之后，容易在所述增强图形化掩膜表面形成微球缺陷。
[0035]具体的，所述待处理基底100包括:体衬底；位于体衬底表面的器件结构；位于体衬底和器件结构表面的介质层；所述增强图形化掩膜102形成于所述介质层表面，用于作为刻蚀所述介质层的掩膜。其中，所述介质层的材料为氧化硅；所述介质层的形成步骤包括:在体衬底和器件结构包括形成介质膜；采用化学机械抛光(Chemical Mechanical Polishing)工艺平坦化所述介质膜，形成介质层。在所述化学机械抛光工艺之后，还能够对所述介质层表面进行冲洗，以去除抛光副产物。
[0036]然而，在所述化学机械抛光工艺或所述冲洗工艺过程中，容易在介质层表面积聚电荷，或者会造成所述介质层表面材料的化学键断裂，致使所形成的介质层表面具有较多的悬挂键；所述电荷或悬挂键在后续形成增强图形化掩膜的过程中，容易吸引碳原子积聚成微球，则所形成的增强图形化掩膜102表面容易产生微球103。而且，由于形成所述增强图形化掩膜102的工艺为等离子体增强化学气相沉积工艺，所述等离子体增强化学气相沉积工艺的高频功率较高，而所述电荷或悬挂键在所述高频功率下容易引起介质层或器件结构被击穿，导致所形成的半导体结构的性能下降。
[0037]为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，在形成掩膜层之前，对待处理层表面进行钝化处理，所述钝化处理用于使所述待处理层变表面的活性降低，从而能够避免在在后续形成掩膜层的过程中，所述掩膜层的材料发生积聚而形成微球，或者能够避免因待处理层表面积聚的电荷而对待处理层造成击穿的问题。因此，不仅能够保证待处理层的性能稳定，而且能够保证所形成的掩膜层的结构尺寸精确，使得所述掩膜层能够适应于刻蚀形成更微小尺寸的结构，以满足半导体技术工艺节点进一步缩小的需求。
[0038]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0039]图4至图9是本发明实施例的半导体结构的形成过程的剖面结构示意图。[〇〇4〇] 请参考图2，提供衬底。
[0041]在本实施例中，所述衬底包括基底200、以及位于所述基底200表面的器件结构 201〇
[0042]所述基底200包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或II1-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。在一实施例中，所述基底200内能够具有掺杂区或导电结构。
[0043]所述器件结构201包括晶体管的栅极结构、熔丝结构、电阻结构、电容结构、电感结构、存储器单元、MEMS器件结构中的一种或多种。在本实施例中，所述器件结构201为晶体管的栅极结构，所述栅极结构包括位于基底200表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层侧壁表面的侧墙。在一实施例中，所述栅极结构的栅介质层材料为氧化硅，所述栅极层的材料为多晶硅；在另一实施例中，所述栅介质层的材料为高k介质材料，所述栅极层的材料为金属。
[0044]在一实施例中，所述衬底还包括:与所述器件结构201或基底200电连接的电互连结构，所述电互连结构用于实现器件结构201之间、或器件结构201和基底200之间的电连接。所述电互连结构的材料包括金属或金属化合物，例如铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。所述电互连结构包括:形成于基底表面或器件结构表面的导电插塞、 以及形成于导电插塞顶部的导电层，所述导电层用于使导电插塞之间实现电连接。
[0045]在一实施例中，所述衬底还包括:位于基底表面的绝缘层，所述绝缘层用于使器件结构201与电互连结构相互电隔离，所述导电插塞能够形成于所述绝缘层内，所述导电层能够形成于所述绝缘层表面。所述绝缘层的材料包括氧化硅、氮化硅、氮氧化硅、低K介质材料(介电系数为2.5?3.9,例如多孔氧化硅、或多孔氮化硅)或超低K介质材料(介电系数小于2.5,例如多孔SiCOH)。
[0046]请参考图3,在所述衬底表面形成待处理层202。
[0047]在本实施例中，所述待处理层202位于基底200和器件结构201表面；所述待处理层202的材料为介质材料，所述待处理层202用于保护所述基底200和器件结构201，并用于电隔离所述器件结构；且所述待处理层202为后续工艺提供工作平台，后续需要对所述待处理层202进行刻蚀，因此需要在所述待处理层202表面形成掩膜层。在其它实施例中， 所述待处理层还能够形成于电互连结构表面。
[0048]所述待处理层202的形成步骤包括:在所述衬底表面形成待处理膜；对所述待处理膜表面进行平坦化工艺，形成所述待处理层202 ;在所述平坦化工艺之后，对所述待处理层202表面进行清洗工艺。其中，所述待处理膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
[0049]所述平坦化工艺为化学机械抛光工艺。
[0050]所述清洗工艺包括湿法清洗工艺或干法清洗工艺，所述清洗工艺用于去除所述化学机械抛光工艺在所述待处理层202表面残留的杂质。所述湿法清洗工艺为采用湿法清洗液对待处理层202表面进行冲洗，所述湿法清洗液包括SC-1溶液、SC-2溶液或SPW溶液 (或称为SC-3溶液)；其中，所述SC-1溶液包括氨水、双氧水和水，且氨水、双氧水和水的体积比为1:1:5, SC-1溶液用于去除杂质颗粒或有机物；所述SC-2溶液包括氯化氢、双氧水和水，且氯化氢、双氧水和水的体积比为1:1:6,所述SC-2溶液用于去除金属杂质；所述SPW 溶液包括硫酸和双氧水，且硫酸和双氧水的体积比为3:1?4:1 ;所述湿法清洗工艺能够为一步或多步，多步湿法清洗的工艺所采用的清洗液相同或不同；当采用不同的清洗液进行多步湿法清洗时，能够去除不同种类的杂质。所述干法清洗工艺采用具有一定流量的气体对待处理层202表面进行冲击，以带走待处理层202表面的杂质，例如以氮气、氢气或惰性气体(例如氩气)向所述待处理层202表面输送。
[0051]然而，在所述化学机械抛光过程中，或是清洗工艺过程中，由于存在化学反应过程以及物理抛光或冲洗过程，容易造成所述待处理层202表面的部分化学键断裂，在所述待处理层202表面产生悬挂键；而部分所述悬挂键还容易在所述化学机械抛光或清洗工艺过程积聚电荷；当后续在所述待处理层表面形成掩膜层时，所述待处理层202表面的电荷或悬挂键容易吸引掩膜层的材料原子发生积聚，使得所形成的掩膜层表面具有微球；而且，在本实施例中，由于所述掩膜层的形成工艺为增强图形化掩膜工艺，在后续的增强图形化掩膜工艺中，需要以较高的高频功率沉积形成掩膜材料膜，在所述高频功率状态下，不仅更易造成掩膜层的材料原子发生积聚，还容易造成待处理层202或衬底内的器件结构201发生击穿，造成所形成的半导体结构的性能下降。
[0052]因此，为了避免后续以增强图形化掩膜工艺形成的掩膜层表面产生微球，并且避免所述待处理层202或器件结构201发生击穿，后续在形成掩膜材料膜之前，对所述待处理层202表面进行钝化处理，以减少悬挂键或积聚的电荷。
[0053]在本实施例中，所述待处理层202的材料包括氧化硅，且所述待处理层202表面的材料为氧化硅。在其它实施例中，所述待处理层202的材料还能够包括氮化硅、氮氧化硅、 低K介质材料或超低K介质材料；当所述待处理层202的材料为低K介质材料或超低K介质材料，有利于降低相邻器件结构201之间、或器件结构与电互连结构之间的寄生电容，以此减少所形成的半导体结构的RC延迟。
[0054]所述低K介质材料的介电常数为2.5?3.9 ;所述超低K介质材料的介电常数小于2.5。所述低K介质材料包括SiCOH、FSG (掺氟的二氧化硅)、BSG (掺硼的二氧化硅)、 PSG(掺磷的二氧化硅)或BPSG(掺硼、磷的二氧化硅)；所述超低K介质材料包括S1H、 聚甲基倍半硅氧烷多孔介质材料(MSQ，(CH3Si03/2)n)、氢基倍半硅氧烷多孔介质材料(HSQ， (HSi03/2)n)〇
[0055]在一实施例中，在形成所述待处理层202之前，还能够在所述基底200和器件结构 201表面形成停止层，所述停止层能够在后续在待处理层202内刻蚀形成开口时，作为刻蚀停止层；所述停止层的材料与待处理层202的材料不同，使所述停止层相对于待处理层202 具有较高的刻蚀选择性；当所述待处理层202的材料为氧化硅时，所述停止层的材料能够为氮化硅；所述停止层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
[0056]请参考图4,对所述待处理层202表面进行钝化处理，所述钝化处理适于降低待处理层202的表面活性。
[0057]通过降低待处理层202的表面活性，能够防止所述待处理层202表面后续积聚掩膜层材料的原子并形成微球的问题，从而避免了因所产生的微球而导致所形成的掩膜层结构或形貌不精确的问题，能够使后续形成的掩膜层适应于更微小尺寸结构的刻蚀工艺。
[0058]在本实施例中，在通过化学机械抛光工艺形成待处理层202,并对待处理层202表面进行清洗工艺之后，容易破坏待处理层202表面稳定的化学状态，导致部分待处理层202 表面的分子化学键断裂并形成悬挂键，而且，在化学机械抛光工艺过程中或清洗工艺过程中，部分悬挂键容易吸引游离于待处理层202表面的电荷，使所述待处理层202表面具有悬挂键或电荷残留。因此，在本实施例中，所述钝化处理通过去除待处理层202表面的电荷或悬挂键，以降低待处理层202的表面活性。
[0059]所述钝化处理为等离子体处理工艺。在本实施例中，所述待处理层202表面的材料为氧化硅，则所述等离子体处理工艺的气体包括臭氧；通过将臭氧气体进行等离子体化， 使臭氧的等离子体带有一定能量被输送至待处理层202表面，则所述臭氧的等离子体能够与待处理层202表面的悬挂键或电荷发生复合，使得待处理层202表面的化学状态趋于稳定，降低了待处理层202的表面活性。
[0060]在其它实施例中，所述等离子体处理工艺的气体还能够与待处理层202的材料相适应；例如当待处理层202的材料为含氮材料时，所述等离子体处理工艺的气体能够为含氮气体；例如当待处理层202的材料为含碳材料时，所述等离子体处理工艺的气体能够为含碳气体。
[0061]所述等离子体处理工艺的参数包括:臭氧气体的流量为15000sccm?20000sccm， 例如 16000sccm、18000sccm 或 19000sccm，功率为 300 瓦?500 瓦，例如 350 瓦、400 瓦或 450瓦，反应时间为10秒?50秒，例如20秒、30秒、40秒，反应温度为300°C?500°C，例如350 °C、400 °C或450 °C，反应压力为5托?8托，例如6托或7托。在本实施例中，臭氧气体的流量为18000sccm，功率为400瓦，反应时间为40秒，反应温度为400°C，反应压力为6 托。
[0062]首先，所述臭氧气体的流量不宜过小，否则无法提供足够的臭氧的等离子体用于钝化待处理层202表面，而且，所述臭氧气体的流量也不宜过大，否则将造成待处理层202 被过度氧化，甚至影响器件结构201或电互连结构的性能。
[0063]其次，所述等离子体处理工艺的功率不宜过小，否则臭氧的等离子体不具有足以与待处理层202表面的电荷或悬挂键发生复合的能量；而所述等离子体处理的功率也不宜过大，否则臭氧的等离子体容易深入所述待处理层202内部，则臭氧的等离子体无法对待处理层202表面进行处理。
[0064]再次，所述等离子体处理工艺的时间不宜过短，否则臭氧的等离子体无法完全与待处理层202表面的电荷或悬挂键复合；而所述等离子体处理工艺的时间不宜过长，否则臭氧的等离子体会对待处理层202造成过度氧化。
[0065]此外，所述等离子体处理的反应时间不宜过短，否则无法使臭氧的等离子体完全复合待处理层202表面的电荷或悬挂键；而所述等离子体处理的反应时间也宜过长，否则会使得待处理层202被过度氧化。
[0066]在对所述待处理层202表面进行钝化处理之后，所述待处理层202表面的悬挂键或电荷减少，所述待处理层202的表面活性降低，后续在所述待处理层202表面形成掩膜层时，掩膜层表面的微球数量减少。所述掩膜层的形成工艺为增强图形化掩膜工艺。以下将对采用增强图形化掩膜工艺形成掩膜层的过程进行说明。
[0067]请参考图7,在所述待处理层202表面形成掩膜材料膜203。
[0068]所述掩膜材料膜203后续通过图形化工艺能够形成掩膜层。本实施例中，所述掩膜材料膜203的形成工艺为等离子体增强化学气相沉积工艺，能够使所形成的掩膜材料膜 203致密均匀，则由所述掩膜材料膜203刻蚀形成的掩膜层的密度较高、硬度较高、结构稳定性较好，后续以所述掩膜层刻蚀待处理层202形成的结构形貌或尺寸更精确。
[0069]所述等离子体增强化学气相沉积工艺的参数包括:反应气体包括C3H6和0 2，高频功率为1300瓦?1500瓦；所述C3H6和0 2发生反应，能够在待处理层202表面形成无定形碳层，即掩膜材料膜203。在本实施例中，所述高频功率为1400瓦。
[0070]而所述等离子体增强化学气相沉积工艺的高频功率较高，在形成所述掩膜材料膜 203的过程中，若所述待处理层202表面具有电荷或悬挂键残留，则容易引起所述待处理层 202或器件结构201被击穿，从而影响所形成的半导体结构的稳定性；在本实施例中，由于在形成所述掩膜材料膜203之前，对所述待处理层202表面进行了钝化处理，减少了所述待处理层202表面的电荷或悬挂键，从而能够避免所述待处理层202或器件结构201受到高频功率的不良影响。[0071 ]所述掩膜材料膜203的厚度为1500埃?2500埃。本实施例中，所述掩膜材料膜203的厚度为2000埃。所述掩膜材料膜203的厚度即后续所形成的掩膜层的厚度；而所述掩膜层的厚度需要保证在刻蚀过程中不被完全消耗，因此，所述掩膜材料膜203的厚度不宜过薄；所述掩膜材料膜203的厚度也不宜过厚，否则不利于保证后续刻蚀待刻蚀层202所形成的结构形貌精确。
[0072]请参考图8,在所述掩膜材料膜203 (如图7所示)表面形成图形化层204,所述图形化层204暴露出部分所述掩膜材料膜203 ;以所述图形化层204为掩膜，刻蚀所述掩膜材料膜203,直至暴露出所述待处理层202表面为止，形成掩膜层203a。
[0073]所述图形化层204用于定义后续形成的开口图形。本实施例中，所述图形化层204 为光刻胶层，所述光刻胶层的形成工艺包括:在掩膜材料膜203表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影工艺，以去除部分光刻胶膜，形成图形化的光刻胶层，所述光刻胶层暴露出后续需要形成开口的区域。
[0074]在一实施例中，，在涂布光刻胶膜之前，还能够在掩膜材料膜203表面形成底层抗反射层(Back Ant1-Reflective Coating，简称 BARC)、介质抗反射层(Dielectric Ant1-Reflective Coating，简称DARC)中的一种或两种；所述光刻胶膜形成于底层抗反射层表面。所述底层抗反射层或介质抗反射层的表面平坦，从而能够防止用于曝光光刻胶膜的光线在光刻胶膜底部表面发生漫反射，以此提高所形成的光刻胶层的结构精确度；所述抗反射层或介质抗反射层的材料为氮化硅或其它有机抗反射材料。
[0075]所述掩膜层203a用于作为后续刻蚀待处理层202的掩膜。刻蚀所述掩膜材料膜 203的工艺为各向异性的干法刻蚀工艺，刻蚀方向垂直于基底200表面，刻蚀形成的掩膜层 203a侧壁垂直于衬底200表面，且所述掩膜层203a与图形化层204投影于基底200表面的图形一致。所述各向异性的干法刻蚀工艺包括:刻蚀气体包括含氧气体，例如氧气，偏置功率大于100W，偏置电压大于10V，压力大于10毫托。
[0076]在一实施例中，在形成所述掩膜层203a之后，去除图形化层204。当所述图形化层 205为光刻胶层时，去除图形化层204的工艺为湿法去胶工艺。在本实施例中，暴露所述图形化层204。
[0077]所形成的掩膜层203a材料为无定形碳，且所述掩膜层203a为增强图形化掩膜。
[0078]首先，由于所述掩膜层203a的材料为无定形碳，因此所述掩膜层203a相对于绝缘材料(例如氧化娃、氮化娃、氮氧化娃、低K介质层材料、超低K介质材料)、半导体材料 (硅、锗、硅锗、碳化硅)或金属(铜、钨、铝、银、钛、钽、氮化钛、氮化钽)均具有高刻蚀选择性，因此，能够仅以所述掩膜层203a作为刻蚀多层不同材料层的掩膜，能够简化工艺，而且降低成本。
[0079]其次，由于掩膜层203a的材料为无定形碳，在形成图形化层204以及刻蚀掩膜材料膜203时，残留于掩膜层203a表面的副产物较少，而且，由于在形成所述掩膜层203a之前，对待处理层202表面进行了钝化处理，因此所形成的掩膜层203a表面的微球较少，因此，所述掩膜层203a投影于基底200表面的图形边缘粗糙度较低，后续以所述掩膜层203a 为掩膜，刻蚀待处理层202所形成的结构尺寸精确易控，所形成的结构形貌良好。
[0080]再次，由于掩膜层203a的材料为无定形碳，所述掩膜层203a对光线的反射率较低；在形成所述图形化层204的光刻工艺中，以光刻物镜像方数值孔径(NA)为1.35为例， 所述掩膜层203a在结合介质抗反射层的情况下，能够使光线的反射率小于0.1 %，以此防止用于曝光的光线在图形化层204底部表面发生漫反射，从而使图形化层204和掩膜层 203a的结构尺寸更为精确且易于控制。
[0081]请参考图9,以所述掩膜层203a为掩膜，刻蚀所述待处理层202,在所述待处理层 202内形成开口 205。
[0082]刻蚀所述待处理层202的工艺为各向异性的干法刻蚀工艺；所形成的开口 205侧壁垂直于基底200表面。本实施例中，所形成的开口 205为通孔结构，所述开口 205内后续能够用于形成导电插塞；而且，本实施例中，所述开口 205底部暴露出所述基底200表面。
[0083]由于所述待处理层202的材料为氧化娃、氮化娃、氮氧化娃、低K介质材料或超低K 介质材料，因此刻蚀所述待处理层202的刻蚀气体中包括含氟气体和含碳气体，并且，通过调节刻蚀气体中的碳氟比，能够调整刻蚀气体对于待处理层202和掩膜层203a之间刻蚀选择比，保证在刻蚀待处理层202时，对掩膜层204a的损伤较小。
[0084]本实施例中，所述待处理层202的材料为氧化硅，所述各向异性的干法刻蚀工艺包括:气体包括刻蚀气体和载气，所述刻蚀气体包括CF4、CHF3、CH2F2、CH3F中的一种或多种，所述载气为惰性气体，刻蚀气体的流量为50sccm?lOOsccm，载气的流量为lOOsccm? lOOOsccm，偏置功率大于100W，偏置电压大于10V，压力为10毫托?50毫托，温度为40°C? 100°C。此外，所述还包括氧气，氧气的流量为50sccm?lOOsccm。
[0085]所述开口 205顶部的尺寸小于或等于50纳米；或者，相邻开口 205之间的距离小于或等于50纳米。在本实施例中，所述开口 205顶部的尺寸小于或等于45纳米；或者，相邻开口 205之间的距离小于或等于45纳米。在本实施例中，由于所述掩膜层203a采用增强图形化掩膜工艺形成，所述掩膜层203a适于刻蚀尺寸以及间距较小的开口 205 ;而且，由于在形成掩膜层203a之前，对待处理层202表面进行了钝化处理，使掩膜层203a表面的微球减少，因此能够使刻蚀形成的开口 205尺寸精确。
[0086]在一实施例中，在刻蚀所述待处理层202之后，还对所述衬底进行刻蚀；本实施例中，还能够对开口 205底部的基底200进行刻蚀。
[0087]综上，本实施例中，在形成掩膜层之前，对待处理层表面进行钝化处理，所述钝化处理用于使所述待处理层变表面的活性降低，从而能够避免在在后续形成掩膜层的过程中，所述掩膜层的材料发生积聚而形成微球，或者能够避免因待处理层表面积聚的电荷而对待处理层造成击穿的问题。因此，不仅能够保证待处理层的性能稳定，而且能够保证所形成的掩膜层的结构尺寸精确，使得所述掩膜层能够适应于刻蚀形成更微小尺寸的结构，以满足半导体技术工艺节点进一步缩小的需求。
[0088]进一步，钝化处理适于去除待处理层表面的电荷或悬挂键，从而避免掩膜层的材料在悬挂键或电荷处发生积聚，从而避免所形成的掩膜层表面产生微球。而且，去除所述待处理层表面的电荷或悬挂键之后，能够避免后续形成掩膜层的工艺击穿所述待处理层，从而保证了所形成的半导体结构的性能稳定。
[0089]进一步，所述钝化处理为等离子体处理工艺，所述等离子体处理工艺的气体包括臭氧。在所述等离子体处理工艺中，所述臭氧被等离子体化，而臭氧的等离子体被引入至待处理层表面之后，能够与待处理层表面的悬挂键或电荷相互结合，从而使待处理层的表面钝化，所述待处理层的表面活性降低，使后续形成的掩膜层表面的微球减少。
[0090]进一步，所述掩膜层的形成工艺为增强图形化掩膜工艺，所述掩膜层的材料为无定形碳，即所述掩膜层通过等离子体增强化学气相沉积工艺形成，所形成的掩膜层材料相对于待处理层的材料具有较高的刻蚀选择性，而且所述掩膜层的结构稳定性较好。而且，由于在形成所述掩膜层之前，对所述待处理层表面进行钝化处理，能够去除所述待处理层表面的电荷或悬挂键，因此，即使所述等离子体增强化学气相沉积工艺具有较高的高频功率， 也不易造成所述待处理层被击穿，使所形成的半导体结构的性能稳定。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体结构的形成方法，其特征在于，包括:提供衬底；在所述衬底表面形成待处理层；对所述待处理层表面进行钝化处理，所述钝化处理适于降低待处理层的表面活性；在所述钝化处理之后，在所述待处理层表面形成掩膜层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述钝化处理适于去除 待处理层表面的电荷或悬挂键。3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述钝化处理为等离子 体处理工艺，所述等离子体处理工艺的气体包括臭氧。4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述等离子体处理工艺 的参数包括:臭氧气体的流量为15000sccm?20000sccm，功率为300瓦?500瓦，反应时 间为10秒?50秒，反应温度为300°C?500°C，反应压力为5托?8托。5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的形成工艺 为增强图形化掩膜工艺；所述掩膜层的材料为无定形碳。6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述掩膜层的形成步骤 包括:在所述待处理层表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述 图形化层暴露出部分所述掩膜材料膜；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至 暴露出所述待处理层表面为止，形成掩膜层。7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述掩膜材料膜的形成 工艺为等离子体增强化学气相沉积工艺。8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述等离子体增强化学 气相沉积工艺的参数包括:反应气体包括C3H6和0 2，高频功率为1300瓦?1500瓦。9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的厚度为 1500埃?2500埃。10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述待处理层表面的材 料为氧化硅。11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述待处理层的形成步 骤包括:在所述衬底表面形成待处理膜；对所述待处理膜表面进行平坦化工艺，形成所述 待处理层；在所述平坦化工艺之后，对所述待处理层表面进行清洗工艺。12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述平坦化工艺为化 学机械抛光工艺。13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述清洗工艺包括湿 法清洗工艺或干法清洗工艺。14.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括:以所述掩膜层 为掩膜，刻蚀所述待处理层，在所述待处理层内形成开口。15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述开口顶部的尺寸 小于或等于50纳米；相邻开口之间的距离小于或等于50纳米。16.如权利要求14所述的半导体结构的形成方法，其特征在于，在刻蚀所述待处理层 之后，还包括:对所述衬底进行刻蚀。17.如权利要求14所述的半导体结构的形成方法，其特征在于，刻蚀所述待处理层的 工艺为各向异性的干法刻蚀工艺。18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括基底、以 及位于所述基底表面的器件结构。
【文档编号】H01L21/336GK106033719SQ201510119859
【公开日】2016年10月19日
【申请日】2015年3月18日
【发明人】周洁鹏, 陈志刚
【申请人】中芯国际集成电路制造(上海)有限公司