Ldmos器件及其形成方法
【专利摘要】一种LDMOS器件及其形成方法，其中所述LDMOS器件，包括：半导体衬底，所述半导体衬底内形成有漂移区和位于漂移区一侧的体区，所述漂移区内形成有第一浅沟槽隔离结构；位于第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽；位于所述第一沟槽的侧壁和底部表面的栅介质层；位于栅介质层上的栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面；位于所述栅电极一侧的体区内的源区，在所述栅电极另一侧的漂移区内的漏区。本发明的LDMOS器件的尺寸减小，提高了器件的集成度。
【专利说明】
LDMOS器件及其形成方法
技术领域
[0001]本发明涉及半导体制作领域，特别涉及一种LDMOS器件及其形成方法。
【背景技术】
[0002]功率场效应管主要包括垂直双扩散场效应管(VDMOS，Vertical Double-DiffusedM0SFET)和横向双扩散场效应管(LDMOS，Lateral Double-Diffused M0SFET)两种类型。其中，相较于垂直双扩散场效应管(VDMOS)，横向双扩散场效应管(LDMOS)具有诸多优点，例如，后者具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
[0003]现有技术中，一种常规的N型LDMOS器件结构如图1所示，包括:半导体衬底(图中未示出)，位于半导体衬底中的P阱100 ;位于P阱100内的N型漂移区101 ;位于N型漂移区101中的浅沟槽隔离结构104，所述浅沟槽隔离结构104用于增长LDMOS器件导通的路径，以增大LDMOS器件的击穿电压；位于N型漂移区101—侧的P阱100内的P型体区106 ；位于半导体衬底上的栅极结构105，所述栅极结构105横跨所述P型体区106和N型漂移区101，并部分位于浅沟槽隔离结构104上，所述栅极结构105包括位于半导体衬底上的栅介质层、位于栅介质层上的栅电极、位于栅介质层和栅电极两侧侧壁上的侧墙；位于栅极结构105 一侧的P型体区106内的源区102，和位于栅极机构105的另一侧的N型漂移区101内的漏区103，源区102和漏区103的掺杂类型为N型。
[0004]但是，现有的LDMOS器件的尺寸仍较大，不利于集成度的提升。
【发明内容】
[0005]本发明解决的问题是怎样减小LDMOS器件的尺寸。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供半导体衬底，所述半导体衬底内形成有漂移区和位于漂移区一侧的体区，所述漂移区以及漂移区和体区之间的半导体衬底内还形成有第一浅沟槽隔离结构；刻蚀去除漂移区和体区之间的半导体衬底内的第一浅沟槽隔离结构以及漂移区内的部分第一浅沟槽隔离结构，在剩余的第一浅沟槽隔离结构一侧的漂移区内、漂移区和体区之间的半导体衬底内形成第一沟槽；在所述第一沟槽的侧壁和底部表面形成栅介质层；在栅介质层上形成栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面；在所述栅电极一侧的体区内形成源区，在所述栅电极另一侧的漂移区内形成漏区。
[0007]可选的，所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
[0008]可选的，所述第一浅沟槽隔离结构的宽度为0.4?0.8微米，所述第一沟槽的宽度为0.2?0.4微米，所述第一沟槽或第一浅沟槽隔离结构深度为0.4?1.8微米。
[0009]可选的，所述第一浅沟槽隔离结构宽度从顶部到底部逐渐减小，所述第一浅沟槽隔离结构的顶部边缘与体区的顶部边缘接触。
[0010]可选的，所述第一沟槽的一侧侧壁暴露出剩余的第一浅沟槽隔离结构的侧壁表面，第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。
[0011]可选的，在形成源区和漏区之前，还包括:在所述栅电极的两侧侧壁表面上形成侧
m ο
[0012]可选的，刻蚀去除部分第一浅沟槽隔离结构形成第一沟槽的工艺为各向异性的干法刻蚀工艺。
[0013]可选的，所述栅介质层的材料为氧化硅。
[0014]可选的，所述栅介质层的形成工艺为热氧化工艺。
[0015]可选的，所述栅介质层的形成工艺为化学气相沉积工艺。
[0016]可选的，所述栅介质层的厚度为120nm?250nm。
[0017]可选的，所述栅电极的材料为多晶硅。
[0018]可选的，所述栅电极的形成过程为:形成覆盖所述半导体衬底和栅介质层且填充满第一沟槽的栅电极材料层；在所述第一沟槽上方的栅电极材料层上形成掩膜层；以所述掩膜层为掩膜，刻蚀去除掩膜层两侧的半导体衬底上的栅电极材料层，形成栅电极。
[0019]可选的，所述体区、漂移区、源区和漏区的形成工艺为离子注入，所述体区和漂移区的掺杂类型相反，漂移区和源区以及漏区的掺杂类型相同。
[0020]本发明还提供了一种LDMOS器件，包括:半导体衬底，所述半导体衬底内形成有漂移区和位于漂移区一侧的体区，所述漂移区内形成有第一浅沟槽隔离结构；位于第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽；位于所述第一沟槽的侧壁和底部表面的栅介质层；位于栅介质层上的栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面；位于所述栅电极一侧的体区内的源区，在所述栅电极另一侧的漂移区内的漏区。
[0021]可选的，所述第一沟槽的宽度从顶部向底部逐渐减小。
[0022]可选的，所述第一沟槽的一侧侧壁暴露出第一浅沟槽隔离结构的侧壁表面，第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。
[0023]可选的，所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
[0024]可选的，所述第一沟槽的宽度为0.2?0.4微米，所述第一沟槽的深度为0.4?1.8微米。
[0025]可选的，所述LDMOS器件为N型的LDMOS器件或者P型的LDMOS器件。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的LMDOS器件，包括第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽；位于所述第一沟槽的侧壁和底部表面的栅介质层；位于栅介质层上的栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面；位于所述栅电极一侧的体区内的源区，在所述栅电极另一侧的漂移区内的漏区。LDMOS器件工作时，第一沟槽的底部和侧壁的半导体衬底中可以形成纵向的导电路径，因而在同等的击穿电压条件下，相对于现有技术中栅极底部形成的横向导通路径的LDMOS器件，本发明的LDMOS器件的栅电极宽度可以较小，因而减小了 LDMOS器件的横向尺寸。
[0028]进一步，所述第一沟槽的宽度为0.2?0.4微米，所述第一沟槽的深度为0.4?1.8微米，相应的第一沟槽内形成的栅介质层和栅电极的宽度为0.2?0.4微米，第一沟槽中形成的栅介质层和栅电极的宽度较小，提高了器件的集成度。
[0029]本发明的LDMOS器件的形成方法，通过刻蚀去除漂移区和体区之间的半导体衬底内的第一浅沟槽隔离结构以及漂移区内的部分第一浅沟槽隔离结构，在剩余的第一浅沟槽隔离结构一侧的漂移区内、漂移区和体区之间的半导体衬底内形成第一沟槽；然后在所述第一沟槽的侧壁和底部表面形成栅介质层；在栅介质层上形成栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面；在所述栅电极一侧的体区内形成源区，在所述栅电极另一侧的漂移区内形成漏区。第一沟槽是通过刻蚀去除部分的第一浅沟槽隔离结构形成，由于第一浅沟槽隔离结构的材料与半导体衬底的材料不相同，刻蚀过程中，第一浅沟槽隔离结构的材料相当于半导体衬底的材料具有高的刻蚀选择比，因而可以将与第一浅沟槽隔离结构接触部分的半导体衬底作为刻蚀停止层，提高形成的第一沟槽的位置精度，减小了第一沟槽形成的工艺难度；
[0030]另外，本发明的方法形成的LDMOS器件，栅介质层和栅电极位于第一沟槽内，LDMOS器件在工作时，第一沟槽的底部和侧壁的半导体衬底中可以形成纵向的导电路径，因而在同等的击穿电压条件下，LDMOS器件的栅电极宽度可以很小，因而减小了形成的LDMOS器件的横向尺寸。
【附图说明】
[0031]图1为现有技术LDMDOS器件的结构示意图；
[0032]图2?图7为本发明实施例LDMOS器件的形成过程的结构示意图。
【具体实施方式】
[0033]现有的LDMOS器件通过在漂移区内设置浅沟槽隔离结构虽然增加了导通路径的长度，增大了击穿电压的大小，但是，栅电极底部的半导体衬底中形成的导通路径为横向的导通路径，栅电极和浅沟槽隔离结构均要占据一定的横向宽度，使得整个LDMOS器件的在半导体衬底上横向占据尺寸较大，不利于器件集成度的提升。
[0034]为此，本发明提供了一种LDMOS器件及其形成方法，本发明的LDMOS器件的栅电极和栅介质层部分位于半导体衬底中的第一沟槽内，因而LDMOS器件工作时，第一沟槽的底部和侧壁的半导体衬底中可以形成纵向的导电路径，因而在同等的击穿电压条件下，LDMOS器件的栅电极宽度可以很小，因而减小了 LDMOS器件的横向尺寸。
[0035]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0036]图2?图7为本发明实施例半导体结构的形成过程的结构示意图。
[0037]参考图2，提供半导体衬底200，所述半导体衬底200内形成有漂移区202和位于漂移区202 —侧的体区201，所述漂移区202以及漂移区202和体区201之间的半导体衬底200内还形成有第一浅沟槽隔离结构212。
[0038]所述半导体衬底200作为后续形成LDMOS器件的平台，所述半导体衬底200的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC);也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI);或者还可以为其它的材料，例如砷化镓等II1-V族化合物。本实施中，所述半导体衬底200的材料为硅。
[0039]所述半导体衬底200中掺杂有第一导电类型的杂质离子，所述第一导电类型的杂质离子为P型的杂质离子或N型的杂质离子。根据形成的LDMOS器件的类型选择掺杂杂质离子的类型，具体的，当形成的LDMOS器件为N型的LDMOS器件时，所述第一导电类型的杂质离子为P型的杂质离子；当形成的LDMOS器件为P型的LDMOS器件时，所述第一导电类型的杂质离子为N型的杂质离子。
[0040]所述P型的杂质离子为硼离子、铟离子、镓离子中的一种或几种，所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种。本实施例中，以形成N型的LDMOS器件作为示例，通过离子注入工艺在所述半导体衬底200中掺杂N型的杂质离子。
[0041]所述半导体衬底200中形成有第一浅沟槽隔离结构212，所述第一浅沟槽隔离203的一部分位于漂移区202内，另一部分位于漂移区202和体区201之间的半导体衬底200内，后续通过去除漂移区202和体区201之间的半导体衬底200内的第一浅沟槽隔离结构212以及漂移区202内的部分第一浅沟槽隔离结构精确定位形成的第一沟槽的位置，剩余的第一浅沟槽隔离结构212可以用于增长LDMOS器件的导通路径。
[0042]本实施例中，所述第一浅沟槽隔离结构212宽度从顶部到底部逐渐减小，所述第一浅沟槽隔离结构212的顶部边缘与体区201的顶部边缘接触，后续通过刻蚀去除部分第一浅沟槽隔离结构212形成第一沟槽时，第一沟槽的一侧侧壁可以暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底，在第一沟槽中形成栅介质层和栅电极后，LDMOS器件在工作时，在体区和漂移区之间的半导体衬底内可以形成沿第一沟槽的侧壁分布的导通沟槽。
[0043]在一实施例中，所述第一浅沟槽隔离结构212的宽度为0.4?0.8微米，第一浅沟槽隔离结构深度为0.4?1.8微米。
[0044]所述第一浅沟槽隔离结构212的材料可以为氧化硅、氮化硅、氮氧化硅等中的一种或几种。
[0045]所述第一浅沟槽隔离结构212的形成过程为:在所述半导体衬底200上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述半导体衬底200形成凹槽；在所述凹槽中填充满隔离材料，形成第一浅沟槽隔离结构。
[0046]在一实施例中，所述第一浅沟槽隔离结构212为单层或多层(大于等于两层)堆叠结构。在一具体的实施例中，所述第一浅沟槽隔离结构212为双层堆叠结构，包括位于凹槽的侧壁和底部表面的衬垫层和位于衬垫层表面且填充凹槽的填充层。
[0047]所述半导体衬底200中还形成有第二浅沟槽隔离结构205，所述第二浅沟槽隔离结构205用于电学隔离后续形成的漏区与相邻的有源区。
[0048]所述半导体衬底200中还形成有第三浅沟槽隔离结构204，所述第三浅沟槽隔离结构204用于电学隔离后续形成的源区与相邻的第一掺杂区。
[0049]所述第二浅沟槽隔离结构205和第三浅沟槽隔离结构204可以与第一浅沟槽隔离结构212在同一工艺步骤形成或不同步骤形成。
[0050]所述体区201和漂移区202通过离子注入工艺形成，所述体区201和漂移区202内掺杂离子的类型不同，具体的，当形成N型的LDMOS器件时，所述体区201的掺杂类型为P型，所述漂移区202的掺杂类型为N型，当形成P型的LDMOS器件时，所述体区201的掺杂类型为N型，所述漂移区的掺杂类型为P型。
[0051]由于后续形成的第一沟槽部分位于漂移区内，相应的第一沟槽内形成的栅极结构(包括栅介质层和栅电极)也部分位于漂移区内，使得栅极结构底部对应的漂移区纵向深度会减小，该区域导通电流的传输通道会变窄，本实施例中，漂移区202的深度大于所述体区201的深度，使得第一沟槽内形成的栅极结构不会影响导通电流在漂移区内的传输或者对导通电流的影响较小。
[0052]第一浅沟槽隔离结构212的深度小于漂移区202的深度。
[0053]所述第二浅沟槽隔离结构205位于部分位于漂移区202内，部分位于漂移区202外的半导体衬底200内，所述第二浅沟槽隔离结构205的深度小于漂移区202的深度。
[0054]所述第三浅沟槽隔离结构204位于体区201内，所述第三浅沟槽隔离结构204的深度小于体区201的深度。
[0055]所述体区201和漂移区202可以在第一浅沟槽隔离结构212形成之前或者形成之后形成。
[0056]参考图3，去除漂移区202和体区201之间的半导体衬底200内的第一浅沟槽隔离结构以及漂移区202内的部分第一浅沟槽隔离结构212 (参考图1)，在剩余的第一浅沟槽隔离结构203 —侧的漂移区202内、漂移区202和体区201之间的半导体衬底200内形成第一沟槽206。
[0057]在刻蚀之前，还包括在半导体衬底200上形成图形化的掩膜层，所述掩膜层中具有暴露出部分剩余的第一浅沟槽隔离结构203表面以及体区201和漂移区202之间的半导体衬底表面。
[0058]刻蚀去除漂移区202和体区201之间的半导体衬底200内的第一浅沟槽隔离结构以及漂移区202内的部分第一浅沟槽隔离结构212 (参考图1)采用各向异性的干法刻蚀工艺，所述干法刻蚀工艺可以为等离子刻蚀工艺。在一实施例中，所述等离子刻蚀工艺采用的刻蚀气体包括含碳氟的气体(比如CF4、C2F6, C3F8等)，源功率为550?1500W，偏置功率为100?300W，刻蚀腔压力为2?40mtorr，在刻蚀时提高形成的第一沟槽的精度，并减小对第一沟槽底部暴露的半导体衬底的损伤。
[0059]本实施例中，第一沟槽是通过刻蚀去除部分的第一浅沟槽隔离结构形成，由于第一浅沟槽隔离结构的材料与半导体衬底的材料不相同，刻蚀过程中，第一浅沟槽隔离结构的材料相当于半导体衬底的材料具有高的刻蚀选择比，因而可以将与第一浅沟槽隔离结构接触部分的半导体衬底作为刻蚀停止层，提高形成的第一沟槽的位置精度，减小了第一沟槽形成的工艺难度。
[0060]本实施例中，所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。
[0061]形成的第一沟槽的宽度与后续形成的栅极结构(包括栅介质层和位于栅介质层上的栅电极)的宽度对应，栅极结构底部半导体衬底中形成纵向的导电通道，因而在同等的击穿电压情况下，本发明形成的栅极结构的宽度可以小于现有技术LDMOS器件中的栅极结构的宽度，即本发明实施例中，形成的第一沟槽的宽度小于LDMOS器件中的栅极结构的宽度，在一实施例中，所述第一沟槽的深度为0.4?1.8微米，第一沟槽的宽度为0.2?0.4微米。
[0062]所述形成的第一沟槽206的一侧侧壁暴露出剩余的第一浅沟槽隔离结构203的侧壁表面，第一沟槽206的另一侧侧壁暴露出体区201的顶部边缘表面以及体区201和漂移区202之间的部分半导体衬底，后续在第一沟槽206内形成栅介质层和栅电极，LDMOS器件在工作时，在第一沟槽206侧壁和底部的半导体衬底中可以形成将体区201和漂移区202连通的导通沟道。
[0063]参考图4，在所述第一沟槽206的侧壁和底部表面形成栅介质层207。
[0064]所述栅介质层207的材料为氧化硅或其他合适的材料，所述栅介质层207的形成工艺为热氧化工艺或化学气相沉积工艺。
[0065]所述栅介质层207的厚度为120nm?250nm。
[0066]参考图5，在栅介质层206上形成栅电极208，所述栅电极208填充满第一沟槽，且所述栅电极208的顶部表面高于半导体衬底200的表面。
[0067]所述栅电极208的材料为多晶硅或其他合适的材料。
[0068]在一实施例中，所述栅电极208的形成过程为:形成覆盖所述半导体衬底200以及栅介质层207表面的栅电极材料层，所述栅电极材料层填充满第一沟槽；在第一沟槽上的栅电极材料层表面上形成掩膜层，所述掩膜层中具有暴露出第一沟槽两侧的栅电极材料层；以所述掩膜层为掩膜，刻蚀去除部分所述栅电极材料层，在栅介质层206上形成栅电极208，所述栅电极208填充满第一沟槽，且所述栅电极208的顶部表面高于半导体衬底200的表面。
[0069]本实施例中，形成的栅电极208和栅介质层207部分位于半导体衬底200中的第一沟槽内，因而LDMOS器件工作时，第一沟槽的底部和侧壁的半导体衬底200中可以形成纵向的导电通道，因而在同等的击穿电压条件下，LDMOS器件的栅电极宽度可以很小，因而减小了 LDMOS器件的横向尺寸。
[0070]参考图6，在所述高出半导体衬底表面200上的栅电极208的两侧侧壁表面上形成侧墙。
[0071]所述侧墙在后续进行离子注入时用于保护栅电极，并在离子注入时调节源区在体区内的位置。
[0072]所述侧墙可以为单层或多层(彡2层)堆叠结构。
[0073]所述侧墙的材料可以为氧化硅、氮化硅或气体刻蚀的材料。
[0074]在一实施例中，所述侧墙的形成过程为:形成覆盖所述半导体衬底200上和栅电极208表面的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在所述栅电极208的侧壁表面上形成侧墙。
[0075]参考图7，在所述栅电极208 —侧的体区201内形成源区211，在所述栅电极208另一侧的漂移区202内形成漏区210。
[0076]所述源区211和漏区210的形成工艺为离子注入，源区211和漏区210的掺杂类型相同，具体的，当形成N型的LDMOS器件时，所述源区211和漏区210的掺杂类型为N型；当形成P型的LDMOS器件时，所述源区211和漏区210的掺杂类型为P型。
[0077]源区211和漏区210的掺杂类型为N型时，注入的N型杂质离子为磷离子、砷离子、锑离子中的一种或几种，离子注入的能量范围为600-2000Kev。剂量范围为lel2-5el2atom/cm3。源区211和漏区210的掺杂类型为P型时，注入的P型杂质离子为硼离子、铟离子、镓离子中的一种或几种，离子注入的能量范围为20-600Kev。剂量范围为lel2_2el3atom/cm3。
[0078]还包括，在所述第三隔离结构204的远离源区211 —侧的体区内形成第一掺杂区213，所述第一掺杂区213的掺杂类型与体区201的掺杂类型相同。
[0079]本发明形成的LDMOS器件在工作，在源区211、第一沟槽侧壁和底部的半导体衬底、第一沟槽底部的漂移区、第一浅沟槽隔离结构203的底部的漂移区和漏区210之间形成电流导通的路径。
[0080]本发明还提供了一种LDMOS器件，请参考图7，包括:
[0081]半导体衬底200，所述半导体衬底200内形成有漂移区202和位于漂移区202—侧的体区201，所述漂移区202内形成有第一浅沟槽隔离结构203 ;
[0082]位于第一浅沟槽隔离结构203 —侧的漂移区202内、以及漂移区202和体区201之间的半导体衬底200内的第一沟槽；
[0083]位于所述第一沟槽的侧壁和底部表面的栅介质层207 ;
[0084]位于栅介质层207上的栅电极208，所述栅电极208填充满第一沟槽，且所述栅电极208的顶部表面高于半导体衬底的表面；
[0085]位于所述栅电极208—侧的体区201内的源区211，在所述栅电极208另一侧的漂移区202内的漏区210。
[0086]在一实施例中，所述第一沟槽的一侧侧壁暴露出第一浅沟槽隔离结构203的侧壁表面，第一沟槽的另一侧侧壁暴露出体区201的顶部边缘表面以及体区201和漂移区202之间的部分半导体衬底200。
[0087]所述第一沟槽的宽度从顶部向底部逐渐减小
[0088]所述第一沟槽的宽度为0.2?0.4微米，所述第一沟槽的深度为0.4?1.8微米。
[0089]所述LDMOS器件为N型的LDMOS器件或者P型的LDMOS器件。
[0090]需要说明的是，本实施例中，关于LDMOS器件的其他限定或描述，请前述实施例中LDMOS器件形成过程部分的相关限定或描述，在此不再赘述。
[0091]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种LDMOS器件的形成方法，其特征在于，包括: 提供半导体衬底，所述半导体衬底内形成有漂移区和位于漂移区一侧的体区，所述漂移区以及漂移区和体区之间的半导体衬底内还形成有第一浅沟槽隔离结构； 刻蚀去除漂移区和体区之间的半导体衬底内的第一浅沟槽隔离结构以及漂移区内的部分第一浅沟槽隔离结构，在剩余的第一浅沟槽隔离结构一侧的漂移区内、漂移区和体区之间的半导体衬底内形成第一沟槽； 在所述第一沟槽的侧壁和底部表面形成栅介质层； 在栅介质层上形成栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面； 在所述栅电极一侧的体区内形成源区，在所述栅电极另一侧的漂移区内形成漏区。2.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。3.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述第一浅沟槽隔离结构的宽度为0.4?0.8微米，所述第一沟槽的宽度为0.2?0.4微米，所述第一沟槽或第一浅沟槽隔离结构深度为0.4?1.8微米。4.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述第一浅沟槽隔离结构宽度从顶部到底部逐渐减小，所述第一浅沟槽隔离结构的顶部边缘与体区的顶部边缘接触。5.如权利要求4所述的LDMOS器件的形成方法，其特征在于，所述第一沟槽的一侧侧壁暴露出剩余的第一浅沟槽隔离结构的侧壁表面，第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。6.如权利要求1所述的LDMOS器件的形成方法，其特征在于，在形成源区和漏区之前，还包括:在所述栅电极的两侧侧壁表面上形成侧墙。7.如权利要求1所述的LDMOS器件的形成方法，其特征在于，刻蚀去除部分第一浅沟槽隔离结构形成第一沟槽的工艺为各向异性的干法刻蚀工艺。8.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述栅介质层的材料为氧化娃。9.如权利要求8所述的LDMOS器件的形成方法，其特征在于，所述栅介质层的形成工艺为热氧化工艺。10.如权利要求8所述的LDMOS器件的形成方法，其特征在于，所述栅介质层的形成工艺为化学气相沉积工艺。11.如权利要求8所述的LDMOS器件的形成方法，其特征在于，所述栅介质层的厚度为120nm ?250nmo12.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述栅电极的材料为多晶娃。13.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述栅电极的形成过程为:形成覆盖所述半导体衬底和栅介质层且填充满第一沟槽的栅电极材料层；在所述第一沟槽上方的栅电极材料层上形成掩膜层；以所述掩膜层为掩膜，刻蚀去除掩膜层两侧的半导体衬底上的栅电极材料层，形成栅电极。14.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述体区、漂移区、源区和漏区的形成工艺为离子注入，所述体区和漂移区的掺杂类型相反，漂移区和源区以及漏区的掺杂类型相同。15.一种LDMOS器件，其特征在于，包括: 半导体衬底，所述半导体衬底内形成有漂移区和位于漂移区一侧的体区，所述漂移区内形成有第一浅沟槽隔离结构； 位于第一浅沟槽隔离结构一侧的漂移区内、以及漂移区和体区之间的半导体衬底内的第一沟槽； 位于所述第一沟槽的侧壁和底部表面的栅介质层； 位于栅介质层上的栅电极，所述栅电极填充满第一沟槽，且所述栅电极的顶部表面高于半导体衬底的表面； 位于所述栅电极一侧的体区内的源区，在所述栅电极另一侧的漂移区内的漏区。16.如权利要求15所述的LDMOS器件，其特征在于，所述第一沟槽的宽度从顶部向底部逐渐减小。17.如权利要求15所述的LDMOS器件，其特征在于，所述第一沟槽的一侧侧壁暴露出第一浅沟槽隔离结构的侧壁表面，第一沟槽的另一侧侧壁暴露出体区的顶部边缘表面以及体区和漂移区之间的部分半导体衬底。18.如权利要求15所述的LDMOS器件，其特征在于，所述第一沟槽的深度等于第一浅沟槽隔离结构的深度。19.如权利要求15所述的LDMOS器件，其特征在于，所述第一沟槽的宽度为0.2?0.4微米，所述第一沟槽的深度为0.4?1.8微米。20.如权利要求15所述的LDMOS器件，其特征在于，所述LDMOS器件为N型的LDMOS器件或者P型的LDMOS器件。
【文档编号】H01L29/78GK106033777SQ201510125915
【公开日】2016年10月19日
【申请日】2015年3月20日
【发明人】方磊
【申请人】中芯国际集成电路制造(上海)有限公司