用于防止浮置栅极变化的方法
【专利摘要】本发明提供了用于制造嵌入式闪存器件的方法。存储和逻辑浅沟槽隔离(STI)区分别延伸至衬底的存储区和逻辑区内。存储和逻辑STI区的上表面大约与位于衬底上面的焊盘层的上表面共面。在逻辑区上面形成覆盖层。对焊盘层实施第一蚀刻以暴露出存储STI区之间的存储间隙。浮动栅极层形成为填充存储间隙。对浮动栅极层实施第二干蚀刻以将浮动栅极层回蚀刻至覆盖层和存储STI区的上表面下方。对存储STI区实施第三蚀刻以使存储STI区凹进。对浮动栅极层实施第四蚀刻以形成浮动栅极。本发明的实施例还涉及用于防止浮置栅极变化的方法。
【专利说明】
用于防止浮置栅极变化的方法
技术领域
[0001]本发明的实施例涉及集成电路器件，更具体地，涉及用于防止浮置栅极变化的方法。
【背景技术】
[0002]半导体制造工业中的趋势是将复合半导体器件的不同半导体组件集成到常用的半导体结构内。这样的集成有利地允许更低的制造成本、简化的制造工序和增加的运行速度。一种类型的复合半导体器件是嵌入式闪存器件。嵌入式闪存器件包括闪存单元的阵列和支持闪存单元的运行的逻辑器件。
【发明内容】
[0003]本发明的实施例提供了一种用于制造嵌入式闪存器件的方法，所述方法包括:形成存储浅沟槽隔离(STI)区和逻辑STI区，所述存储STI区和所述逻辑STI区分别延伸至半导体衬底的存储区和逻辑区内，其中，所述存储STI区和所述逻辑STI区的上表面大约与位于所述半导体衬底上面的焊盘层的上表面共面；在所述半导体衬底的所述逻辑区上面形成覆盖层；穿过位于所述半导体衬底的所述存储区上面的所述焊盘层的区域，对所述焊盘层实施第一蚀刻以暴露出所述存储STI区之间的存储间隙；形成浮动栅极层，所述浮动栅极层填充所述存储间隙并且位于所述覆盖层上面；对所述浮动栅极层实施第二干蚀刻以将所述浮动栅极层回蚀刻至所述覆盖层和所述存储STI区的上表面下方或至大约与所述覆盖层和所述存储STI区的上表面齐平处；对所述存储STI区实施第三蚀刻以使所述存储STI区相对于所述浮动栅极层凹进；以及对所述浮动栅极层实施第四蚀刻以由所述浮动栅极层形成浮动栅极的阵列。
[0004]本发明的另一实施例提供了一种嵌入式闪存器件，包括:存储浅沟槽隔离(STI)区和逻辑STI区，分别延伸至半导体衬底的存储区和逻辑区内，其中，所述存储STI区的上表面相对于所述半导体衬底的上表面升高，并且其中，所述逻辑STI区的上表面大约与所述半导体衬底的上表面共面；存储单元器件的阵列，成行和成列地布置在所述存储STI区之间，其中，所述存储单元器件包括浮动栅极和位于所述浮动栅极上面的控制栅极，其中，所述浮动栅极从所述阵列的中心到所述阵列的边缘具有均匀的厚度，并且其中，所述浮动栅极具有凹形上表面，所述凹形上表面相对于所述存储STI区的上表面升高；以及逻辑器件，布置在所述逻辑STI区之间。
[0005]本发明的又一实施例提供了一种包括一对存储单元器件的嵌入式闪存器件，所述嵌入式闪存器件包括:半导体衬底，包括为所述存储单元器件共有的共同的源极/漏极区以及独立于所述存储单元器件的单独的源极/漏极区，其中，所述单独的源极/漏极区沿着第一轴在所述共同的源极/漏极区的相对两侧上横向间隔开；擦除栅极，布置在所述共同的源极/漏极区上方；浮动栅极，对应于所述存储单元器件，其中，所述浮动栅极布置在相应的存储单元器件的所述共同的源极/漏极区和所述单独的源极/漏极区之间，并且沿着与所述第一轴正交的第二轴横向间隔开地布置在浅沟槽隔离(STI)区之间，并且其中，所述浮动栅极具有均匀的厚度和凹形上表面，所述凹形上表面相对于所述STI区的上表面升高；字线，沿着所述第一轴布置在所述浮动栅极和所述单独的源极/漏极区之间；控制栅极，沿着所述第二轴延伸并且布置在所述浮动栅极上方。
【附图说明】
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0007]图1A示出了嵌入式闪存器件的一些实施例的截面图。
[0008]图1B示出了图1A的嵌入式闪存器件的一些实施例的放大截面图。
[0009]图1C示出了图1A的嵌入式闪存器件的一些实施例的截面图，其中，图1C的截面图正交于图1A的截面图。
[0010]图1D示出了图1A的嵌入式闪存器件的一些实施例的顶视图。
[0011]图2示出了用于制造嵌入式闪存器件的方法的一些实施例的流程图。
[0012]图3至图16示出了处于制造的各个阶段的嵌入式闪存器件的一些实施例的一系列截面图。
【具体实施方式】
[0013]以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0014]而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
[0015]此外，为了便于描述，在本文中可以使用“第一”、“第二”、“第三”等以区分一幅或一系列图的不同元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一幅图描述的“第一介电层”可以不必对应于结合另一幅图描述的“第一介电层”。
[0016]嵌入式闪存器件包括闪存单元器件的阵列和支持闪存单元器件的运行的逻辑器件。常见类型的闪存单元器件包括堆叠栅极闪存单元器件和分裂栅极闪存单元器件(例如，第三代SUPERFLASH(ESF3)存储单元器件)。与堆叠栅极闪存单元器件相比，分裂栅极闪存单元器件具有更低的功耗、更高的注入效率、对短沟道效应的更小易感性以及过擦除免疫性。由此，分裂栅极闪存单元器件更为普遍。常见类型的逻辑器件包括地址解码器和读取/写入电路。
[0017]根据用于制造基于ESF3的嵌入式闪存器件的一些方法，在半导体衬底上方横向间隔开地形成浅沟槽隔离(STI)区，并且STI区的上表面相对于半导体衬底的上表面升高。此后，浮动栅极层形成在半导体衬底和STI区上方，并且填充STI区之间的间隙。形成浮动栅极层之后，对浮动栅极层实施化学机械抛光(CMP)至大约与STI区的上表面齐平处。CMP在间隙内形成浮动栅极线，并且随后的蚀刻由浮动栅极线形成单独的浮动栅极。有利地，前述方法用自对准工艺形成浮动栅极。然而，自对准工艺限制工艺窗口。
[0018]减轻工艺窗口限制的一个解决方案是在形成浮动栅极层之前在半导体衬底的逻辑区上方形成覆盖层。逻辑区通常沿着半导体衬底的外周布置在衬底的存储区周围，STI区布置在衬底内。在形成覆盖层之后，形成浮动栅极层，并且对浮动栅极层实施CMP至大约与STI区和覆盖层的上表面齐平处。然而，尽快减轻工艺窗口限制，该解决方案可能引起浮动栅极的厚度的变化。例如，这种变化可以为约50埃至70埃。覆盖层的上表面相对于STI区的上表面通常升高，因此CMP头可以相对于水平面呈一角度，和/或CMP头的外围区可以相对于CMP头的中心区升高。
[0019]鉴于以上所述，本申请针对用于制造基于ESF3的嵌入式闪存器件的改进的方法，基于ESF3的嵌入式闪存器件的浮动栅极的厚度不变。根据该方法，提供了具有存储区和逻辑区的半导体衬底。在存储区上方横向间隔开地形成STI区，并且STI区的上表面相对于半导体衬底的上表面升高。此外，在逻辑区上方形成覆盖层，并且覆盖层的上表面相对于STI区的上表面升高。此后，浮动栅极层形成在半导体衬底、STI区和覆盖层上方，并且填充STI区之间的间隙。该间隙在浮动栅极层的上表面中产生凹形凹槽。形成浮动栅极层之后，对浮动栅极层实施第一(干)蚀刻以将浮动栅极层回蚀刻至STI区的上表面下方或大约与STI区的上表面齐平，并且去除位于覆盖层上面的浮动栅极层的区域。此外，对STI区实施第二(湿)蚀刻以相对于浮动栅极回蚀刻STI区。在干蚀刻之后，对剩余的浮动栅极层实施第三蚀刻以形成单独的浮动栅极。
[0020]通过使用干蚀刻而不是CMP，有利地从浮动栅极阵列的中心至浮动栅极阵列的边缘(即，从存储区的中心至存储区的边缘)实现更均匀的浮动栅极厚度。甚至，有利地改进浮动栅极和相邻的擦除栅极之间的耦合比，从而增大擦除速度并且减小擦除期间的功耗。干蚀刻不去除凹形凹槽，并且湿蚀刻暴露出浮动栅极的突出物，这增大突出物处的电场强度和耦合。此外，有利地更好地控制剩余窗口。
[0021]参照图1A，提供了嵌入式闪存器件的一些实施例的截面图100A。嵌入式闪存器件包括存储单元器件102的阵列和布置在存储单元阵列周围的通常为环形的逻辑器件104的阵列。阵列的存储单元器件102通常是ESF3存储单元器件，但是其他类型的存储单元器件是可接受的。逻辑器件104通常是布置为限定地址解码器、读取/写入电路和/或其他电路的晶体管，以支持嵌入式闪存器件的运行。
[0022]半导体衬底106支持存储单元阵列和逻辑器件阵列。半导体衬底106包括存储区108、隔离区110和逻辑区112。存储区108支持存储单元器件102的阵列，并且通常是正方形或矩形的。隔离区110横向围绕存储区108以间隔和隔离存储区108与逻辑区112。隔离区110包括通常从大约与半导体衬底106的上表面116齐平处延伸至半导体衬底106内的一个或多个区域间STI区114。此外，在一些实施例中，隔离区110和/或一个或多个区域间STI区114是环形的和/或以其他方式围绕存储区108。逻辑区112支持逻辑器件104并且横向围绕隔离区110和存储区108。通常地，逻辑区112是环形的。例如，半导体衬底106可以是块状半导体衬底或绝缘体上硅(SOI)衬底。
[0023]存储STI区118延伸至存储区108内。存储STI区118横向间隔开地位于存储区108上方。此外，存储STI区118通常是线形的并且通常平行地布置。在一些实施例中，存储STI区118的尺寸(例如，宽度和/或深度)可以小于区域间STI区114的尺寸。存储STI区118的上表面120相对于半导体衬底106的上表面116升高。由于存储STI区118的上表面120相对于半导体衬底106的上表面116升高，存储间隙122限定在存储STI区118之间。对应于存储单元器件102的存储单元介电层124布置在存储STI区118之间的存储间隙122中的存储区108上方。存储单元介电层124布置在对应于存储单元器件102的存储反型沟道区126上方。例如，存储单元介电层124可以是诸如二氧化硅的氧化物。
[0024]对应于存储单元器件102的浮动栅极128布置在存储间隙122中的存储单元介电层124上方。例如，浮动栅极128是诸如金属或掺杂多晶硅的导电材料。浮动栅极128的上表面130是凹形的并且相对于存储STI区118的上表面120升高。由于浮动栅极128的上表面130是凹形的并且相对于存储STI区118升高，突出物或尖端132沿着上表面130的边缘延伸和/或在上表面130的边缘周围延伸。突出物或尖端132有利地增加与擦除栅极(未示出)的连接以增大擦除速度和/或减小擦除期间的功耗。如本领域普通技术人员将理解的，这是由于电场集中于最高的曲率半径处。
[0025]控制栅极134布置在浮动栅极128上方并且横向地跨越浮动栅极128延伸。例如，控制栅极134是诸如金属或掺杂多晶硅的导电材料。控制栅极134通过栅极间介电层136与浮动栅极128和存储STI区118间隔开，并且由存储硬掩模层138和/或间隔件层139掩蔽。栅极间介电层136通常是内衬于存储STI区118和浮动栅极128的共形层。此外，栅极间介电层136通常是多层氧化物-氮化物-氧化物(ONO)膜。多层ONO膜包括堆叠在氮化物层的相对两侧上的一对氧化物层。例如，存储硬掩模层138可以是氮化硅或二氧化硅。例如，间隔件层139可以是多层ONO膜。
[0026]逻辑STI区140通常从大约与半导体衬底106的上表面116齐平处延伸至逻辑区112内。逻辑STI区140横向间隔开地位于逻辑区112上方。此外，逻辑STI区140通常是环形的并且通常围绕存储区108和隔离区110。在一些实施例中，由于逻辑器件104比存储器件102通常使用更少的器件区域、通常更高的速度并且通常更耐泄漏电流，逻辑STI区140的尺寸(例如，宽度和/或深度)小于存储STI区118的尺寸。对应于逻辑器件104的逻辑栅极142布置在对应于逻辑器件104的逻辑反型沟道区143上方的逻辑STI区140之间。例如，逻辑栅极142是诸如金属或掺杂多晶硅的导电材料。此外，逻辑栅极142通过相应的逻辑介电层144与逻辑区112间隔开。例如，逻辑介电层144可以是诸如二氧化硅的氧化物或高k电介质(即，介电常数大于约3.9的电介质)。此外，通过相应的逻辑硬掩模层146掩蔽逻辑栅极142。例如，逻辑硬掩模层146可以是氮化硅或二氧化硅。
[0027]接触蚀刻停止层148作为半导体衬底106、存储单元器件102和逻辑器件104的衬垫。此外，在接触蚀刻停止层148上方布置层间介电(ILD)层150。虽然未通过示出的图示出，接触件延伸穿过ILD层150和接触蚀刻停止层148至存储单元器件102和逻辑器件104。接触蚀刻停止层148可以包括例如氮化硅和二氧化硅的一个或多个介电层。例如，ILD层150可以是低k电介质(即，介电常数小于约3.9的电介质)或诸如二氧化硅的氧化物。
[0028]参照图1B，提供了图1A的嵌入式闪存器件的一些实施例的放大截面图100B。浮动栅极128间隔开地位于存储STI区118之间的半导体衬底106上方，并且通过相应的存储单元介电层124与半导体衬底106间隔开。在一些实施例中，浮动栅极128具有约450埃至650埃的宽度W1，和/或存储STI区118具有约400埃至600埃的宽度W2。浮动栅极128的凹形上表面130相对于存储STI区118的上表面120升高，存储STI区118的上表面120相对于半导体衬底106的上表面116升高。在一些实施例中，凹形上表面130的中心升高于半导体衬底106的上表面116之上约325埃至375埃的高度H1，和/或凹形上表面130的边缘升高于半导体衬底106的上表面116之上约375埃至425埃的高度H2。此外，在一些实施例中，存储STI区118的上表面120升高于半导体衬底106的上表面116之上约275埃至325埃的高度H3。
[0029]参照图1C，提供了嵌入式闪存器件的一些实施例的截面图100C。截面图100C正交于图1A的截面图100A。嵌入式闪存器件包括由半导体衬底106支持的第一存储单元器件102和第二存储单元器件152。半导体衬底106包括共同的源极/漏极区154和单独的源极/漏极区156。单独的源极/漏极区156对于第一存储单元器件102和第二存储单元器件152是独立的，并且布置在共同的源极/漏极区154的相对两侧上。此外，半导体衬底106包括对应于第一存储单元器件102和第二存储单元器件152并且沿着共同的源极/漏极区154和单独的源极/漏极区156之间的半导体衬底106的上表面116延伸的存储反型沟道区158。
[0030]对应于第一存储单元器件102和第二存储单元器件152的浮动栅极160和字线162布置在相应的存储单元器件102、152的存储反型沟道区158上方，并且擦除栅极164布置在共同的源极/漏极区154上方。字线162布置在相应的存储单元器件102、152的单独的源极/漏极区156和浮动栅极160之间，并且擦除栅极164布置在浮动栅极160之间。字线162、浮动栅极160和擦除栅极164通过存储单元介电层166与半导体衬底106间隔开并且彼此间隔开。例如，字线162、擦除栅极164和浮动栅极160可以是诸如金属或掺杂多晶硅的导电材料。例如，存储单元介电层166可以是诸如二氧化硅的氧化物。
[0031]对应于第一存储单元器件102和第二存储单元器件152的控制栅极134和间隔件层139布置在相应的存储单元器件102、152的浮动栅极160上方。控制栅极134通过对应于第一存储单元器件102和第二存储单元器件152的栅极间介电层136与相应的存储单元器件102、152的浮动栅极160间隔开。此外，通过对应于第一存储单元器件102和第二存储单元器件152的存储硬掩模层138掩蔽控制栅极134。间隔件层139从浮动栅极160的上表面168延伸以作为存储硬掩模层138、控制栅极134和栅极间介电层136的侧壁的衬垫。
[0032]接触蚀刻停止层148作为半导体衬底106以及第一存储单元器件102和第二存储单元器件152的衬垫，并且ILD层150布置在接触蚀刻停止层148上方。此外，接触件170、172延伸穿过ILD层150和接触蚀刻停止层148至存储单元器件102、152。例如，第一接触件170可以延伸至单独的源极/漏极区156，并且第二接触件172可以延伸至擦除栅极164。接触蚀刻停止层148可以包括例如氮化硅和二氧化硅的一个或多个介电层。例如，ILD层150可以是低k电介质。例如，接触件170、172可以是诸如铝铜的金属。
[0033]在操作中，浮动栅极160存储表示不同数据状态(例如，二进制“I”和二进制“O”)的不同电荷量。执行读取操作以确定浮动栅极160的数据状态，并且执行编程和擦除操作以改变浮动栅极160的数据状态。
[0034]关于读取操作，控制栅极134和字线162用作用于下面的存储反型沟道区158的晶体管栅极。此外，存储在浮动栅极160中的电荷屏蔽控制栅极134和存储反型沟道区158之间的电场以将控制栅极134的阈值电压改变一定量Λ Vthr0因此，当用超过字线阈值电压的电压偏置相应的字线并且用电压VthlXV〈Vto+ Δ VthJI置相应的控制栅极时，可以通过测量下面的反型沟道区的电阻来确定浮动栅极的数据状态。
[0035]关于编程和擦除操作，通过控制栅极134和擦除栅极164产生电场以促进将电荷隧穿入浮动栅极160内和/或将电荷从浮动栅极160隧穿出。通常地，使用源极侧注入(SSI)实施编程操作，并且使用隧道效应(FNT)对擦除栅极164实施擦除操作。然而，应该理解，也可以使用FNT实施编程操作。FNT的一个挑战是:与SSI相比，FNT通常较慢。浮动栅极160的突出物或尖端132 (见图1A&图1B)有利地聚集电场并且增大FNT的速度。
[0036]参照图1D，提供了图1A的嵌入式闪存器件的一些实施例的顶视图100D。嵌入式闪存器件包括成行和成列布置的存储单元器件的阵列。标记第一存储单元器件102和第二存储单元器件152。存储单元器件102、152由半导体衬底106支持，并且存储单元器件102、152布置在半导体衬底106中的存储单元STI区118的阵列之间。存储单元STI区118成行和成列布置在半导体衬底106中。通常地，存储单元STI区118比存储单元器件102、152包括多一行。例如，如图所示，存储单元STI区118包括四行和两列，而存储单元器件102、152包括三行和两列。
[0037]独立于存储单元器件102、152的字线162和浮动栅极160成行和成列布置在存储单元STI区118之间，并且为存储单元器件102、152共有的擦除栅极164布置在浮动栅极160之间。虽然未示出，在具有存储单元器件的额外的列的实施例中，列通常是成对的，并且独立于该对列的擦除栅极布置在该对列之间。此外，独立于存储单元器件的列的控制栅极134布置在浮动栅极160上方。
[0038]参照图2，流程图200提供了用于制造嵌入式闪存器件的方法的一些实施例。
[0039]在步骤202中，提供了具有上面的焊盘层的半导体衬底。半导体衬底包括存储区和布置在存储区周围的逻辑区。
[0040]在步骤204中，分别形成穿过焊盘层延伸至存储区和逻辑区内的存储和逻辑浅沟槽隔离(STI)区。存储和逻辑STI区的上表面相对于半导体衬底的上表面升高并且大约与焊盘层的上表面共面。
[0041]在步骤206中，沿着存储和逻辑STI区的上表面在存储和逻辑区上方形成覆盖层。
[0042]在步骤208中，穿过位于存储区上面的覆盖层和焊盘层的区域实施第一蚀刻以暴露出存储STI区之间的存储间隙。有利地，剩余的覆盖层允许改进工艺窗口。
[0043]在步骤210中，浮动栅极层形成在存储STI区上方、填充存储间隙并且形成在覆盖层上方。通常地，浮动栅极层在存储间隙上方的上表面具有凹形凹槽。
[0044]在步骤212中，对浮动栅极层实施第二(干)蚀刻以将浮动栅极层回蚀刻至位于覆盖层下方或至大约与覆盖层齐平处。干蚀刻有利地未去除凹形凹槽。此外，干蚀刻有利地在剩余的浮动栅极层中产生相对均匀的厚度。
[0045]在步骤214中，对存储STI区实施第三蚀刻以使存储STI区相对于浮动栅极层凹进。在浮动栅极层的上表面中具有凹形凹槽的实施例中，第三蚀刻在存储间隙的外围周围产生突出物或尖端。该突出物或尖端有利地增加与擦除栅极的连接以在擦除期间加快擦除速度和/或减小功耗。
[0046]在步骤216中，在存储STI区和浮动栅极层上方形成按顺序堆叠的栅极间介电层、控制栅极层和硬掩模层。
[0047]在步骤218中，穿过浮动栅极层、覆盖层、焊盘层和逻辑STI区的区域对半导体衬底实施第四蚀刻以形成存储单元器件并且暴露出逻辑区。
[0048]在步骤220中，在逻辑STI区之间的逻辑区上方形成逻辑器件。
[0049]在步骤222中，在逻辑器件和存储单元器件上方形成按顺序堆叠的接触蚀刻停止层和ILD层。
[0050]虽然公开的方法(例如，通过流程图200描述的方法)在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的，并且本文中示出的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。
[0051]参照图3至图16，提供了处于制造的各个阶段的嵌入式闪存器件的一些实施例的截面图以示出图2的方法。虽然关于该方法描述了图3至图16，但是将理解，图3至图16中公开的结构不限于该方法，而是可以单独作为独立于该方法的结构。类似地，虽然关于图3至图16描述了该方法，但是将理解，该方法不限于图3至图16中公开的结构，而是可以单独地独立于图3至图16中公开的结构。
[0052]图3示出了对应于步骤202的一些实施例的截面图300。如图所示，提供了具有存储区108’、隔离区110’和逻辑区112’的半导体衬底106’。存储区108’通常是正方形或矩形的。隔离区110’横向围绕存储区108’以将存储区108’与逻辑区112’间隔开和隔离。在一些实施例中，隔离区110’是环形的。逻辑区112’横向围绕隔离区110’和存储区108’。通常地，逻辑区112’是环形的。例如，半导体衬底106’可以是块状半导体衬底或绝缘体上硅(SOI)衬底。
[0053]仍如图所示，在半导体衬底106’的上表面116’上方形成堆叠的一个或多个焊盘层302、304。一个或多个焊盘层302、304通常包括焊盘氧化物层302和上面的焊盘氮化物层304。相对于焊盘氧化物层302，焊盘氮化物层304通常较厚。例如，可以根据诸如化学汽相沉积(CVD)或物理汽相沉积(PVD)的沉积技术形成一个或多个焊盘层302、304。
[0054]图4示出了对应于步骤204的一些实施例的截面图400。如图所示，STI区118’、114’、140’横向间隔开地形成在半导体衬底106’上方，并且穿过一个或多个焊盘层302、304延伸至半导体衬底106’内。形成的STI区118’、114’、140’的上表面120’相对于剩余的半导体衬底106’的上表面116升高并且大约与最上部的焊盘层304’的上表面402共面。由于STI区118’、114’、140’的上表面120’相对于剩余的半导体衬底106’的上表面116升高，在STI区118’、114’、140’之间限定间隙122。
[0055]STI区118’、114’、140’包括分别延伸至存储区108、隔离区110和逻辑区112内的存储STI区118’、一个或多个区域间STI区114’和逻辑STI区140’。一个或多个区域间STI区114’通常是环形的，并且通常布置在存储区108周围。
[0056]用于形成STI区118’、114’、140’的工艺可以包括穿过一个或多个焊盘层302、304对半导体衬底106’实施选择性蚀刻以形成对应于STI区118’、114’、140’的沟槽。然后可以使用诸如CVD的沉积技术形成介电层以填充沟槽。此外，可以对介电层实施CMP。可以实施CMP至介电层大约与最上部的焊盘层304’的上表面402齐平。
[0057]图5示出了对应于步骤206的一些实施例的截面图500。如图所示，在最上部的焊盘层304’的上表面402上方和STI区118’、114’、140’的上表面120’上方形成堆叠的一个或多个覆盖层502、504。一个或多个覆盖层502、504通常包括覆盖氮化物层502和上面的覆盖氧化物层504。例如，可以根据诸如CVD的沉积技术形成一个或多个覆盖层502、504。
[0058]图6示出了对应于步骤208的一些实施例的截面图600。如图所示，穿过位于存储区108上面的一个或多个覆盖层502、504和一个或多个剩余的焊盘层302’、304’的区域实施第一蚀刻。在一些实施例中，第一蚀刻延伸至但不穿过剩余的焊盘氧化物层302’。第一蚀刻暴露出存储STI区118’之间的存储间隙122。用于实施第一蚀刻的工艺可以包括形成掩蔽隔离区110和逻辑区112的第一光刻胶层602。此外，可以根据第一光刻胶层602对一个或多个覆盖层502、504和一个或多个剩余的焊盘层302’、304’施加一种或多种蚀刻剂604。此后，可以去除第一光刻胶层602。
[0059]图7示出了对应于步骤210的一些实施例的截面图700。如图所示，在剩余的最上部的焊盘层304”的上表面402’上方以及在一个或多个剩余的覆盖层502’、504’上方形成浮动栅极层702。此外，浮动栅极层702形成为填充存储间隙122。由于存储间隙122，浮动栅极层702的上表面704在存储间隙122上方通常具有凹形凹槽。在一些实施例中，凹形凹槽的深度为约10埃至100埃。可以使用诸如金属或掺杂多晶硅的导电材料形成浮动栅极层702。此外，可以使用诸如CVD的共形沉积技术形成浮动栅极层702。
[0060]仍如图7所示，在浮动栅极层702上方形成底部抗反射涂层(BARC) 706。通常地，BARC 706是有机抗反射涂层。
[0061]图8和图9示出了对应于步骤212的一些实施例的截面图800、900。
[0062]如图8所示，对BARC 706实施第二蚀刻以将BARC 706回蚀刻至浮动栅极层702。在第二蚀刻之后，剩余的BARC 706’限制于浮动栅极层702的上表面704中的凹形凹槽。第二蚀刻通常是干蚀刻。此外，用于实施第二蚀刻的工艺可以包括对BARC 706实施诸如干蚀刻剂或等离子体的蚀刻剂802。
[0063]如图9所示，对浮动栅极层702实施第三蚀刻以将浮动栅极层702回蚀刻至存储STI区118’。在第三蚀刻期间，剩余的BARC 706’保护浮动栅极层702的上表面704中的凹形凹槽以确保在第三蚀刻之后凹形凹槽存留。第三蚀刻去除剩余的BARC 706并且去除位于隔离区110和逻辑区112上面的浮动栅极层702的区域。第三蚀刻通常是干蚀刻。此夕卜，用于实施第三蚀刻的工艺可以包括对浮动栅极层702施加诸如干蚀刻剂或等离子体的蚀刻剂902。值得注意的是，一个或多个剩余的覆盖层502’、504’在第三蚀刻期间保护隔离区110和逻辑区112。
[0064]图10示出了对应于步骤214的一些实施例的截面图1000。如图所示，对存储STI区118’实施第四蚀刻以将存储STI区118’回蚀刻至剩余的浮动栅极层702’的上表面704’下方。第四蚀刻通常是湿蚀刻。此外，用于实施第四蚀刻的工艺可以包括对存储STI区118’施加诸如湿蚀刻剂的蚀刻剂1002。值得注意的是，一个或多个剩余的覆盖层502’、504’在第四蚀刻期间保护隔离区110和逻辑区112。
[0065]图11示出了对应于步骤216的一些实施例的截面图1100。如图所示，在剩余的浮动栅极层702’和一个或多个剩余的覆盖层502’、504’上方形成堆叠的栅极间介电层136’、控制栅极层134’和存储硬掩模层138’。通常共形地形成栅极间介电层136’作为剩余的浮动栅极层702’的衬垫。此外，栅极间介电层136’通常由多层ONO膜形成。控制栅极层134’形成在栅极间介电层136’上方，并且存储硬掩模层138’形成在控制栅极层134’上方。控制栅极层134’通常由诸如掺杂多晶硅的导电材料形成，并且存储硬掩模层138’通常由诸如氮化硅的氮化物形成。可以使用诸如CVD的沉积技术形成栅极间介电层136’、控制栅极层134’和存储硬掩模层138’。
[0066]图12至图14示出了对应于步骤218的一些实施例的截面图1200、1300、1400。
[0067]如图12所示，穿过围绕剩余的存储STI区118的存储硬掩模层138’、控制栅极层134’和栅极间介电层136’的区域，对剩余的浮动栅极层702’和一个或多个剩余的覆盖层502’、504’实施第五蚀刻。第五蚀刻去除位于一个或多个剩余的覆盖层502’、504’上面的存储硬掩模层138’、控制栅极层134’和栅极间介电层136’的区域。用于实施第五蚀刻的工艺可以包括形成第二光刻胶层1202，第二光刻胶层1202掩蔽剩余的存储STI区118以及剩余的存储STI区118之间的剩余的浮动栅极层702’的区域。此外，可以根据第二光刻胶层1202对存储硬掩模层138’、控制栅极层134’和栅极间介电层136’施加一种或多种蚀刻剂1204。此后，可以去除第二光刻胶层1202。值得注意的是，一个或多个剩余的覆盖层502’、504’在第五蚀刻期间保护隔离区110和逻辑区112。
[0068]如图13所示，对未由剩余的存储硬掩模层138掩蔽的剩余的浮动栅极层702’的区域实施第六蚀刻。第六蚀刻在剩余的存储STI区118之间产生存储单元器件102。用于实施第六蚀刻的工艺可以包括对剩余的浮动栅极层702’的暴露区域施加一种或多种蚀刻剂1302。值得注意的是，一个或多个剩余的覆盖层502’、504’在第六蚀刻期间保护隔离区110和逻辑区112。在一些实施例中，在实施第六蚀刻之前，在剩余的存储硬掩模层138上方形成间隔件层139。例如，间隔件层139可以形成为多层ONO膜。
[0069]如图14所示，对位于隔离区110和逻辑区112上面的一个或多个剩余的覆盖层502’、504’和一个或多个剩余的焊盘层302’、304”实施第七蚀刻。这进而去除暴露于或以其他方式位于隔离区110和逻辑区112上面的一个或多个剩余的覆盖层502’、504’和一个或多个剩余的焊盘层302’、304”的区域。对一个或多个区域间STI区114’和逻辑STI区140’进一步实施第七蚀刻以将一个或多个区域间STI区114’和逻辑STI区140’回蚀刻至大约与半导体衬底106的上表面116齐平，从而形成剩余的栅极间STI区114和剩余的逻辑 STI 区 140。
[0070]用于实施第七蚀刻的工艺可以包括对一个或多个剩余的覆盖层502’、504’和一个或多个剩余的焊盘层302’、304”施加一种或多种蚀刻剂。此后，可以对一个或多个区域间STI区114’和逻辑STI区140’施加诸如湿蚀刻剂的一种或多种额外的蚀刻剂1402。在一些实施例中，在实施上述工艺之前，形成诸如氧化物层的保护层(未示出)以掩蔽存储区108上方的半导体结构。
[0071]图15示出了对应于步骤220的一些实施例的截面图1500。如图所示，在逻辑STI区140之间的逻辑区112上方形成逻辑器件104。逻辑器件104包括逻辑栅极142、逻辑介电层144和逻辑硬掩模层146。逻辑硬掩模层146掩蔽逻辑栅极142，并且逻辑介电层144将逻辑栅极142与半导体衬底106间隔开。用于形成逻辑器件104的工艺可以包括在逻辑区112上方形成按顺序堆叠的中间逻辑介电层、中间逻辑栅极层和中间逻辑硬掩模层。然后可以通过选择性蚀刻工艺图案化中间层以限定逻辑栅极142、逻辑栅极介电层144和逻辑硬掩模层146。
[0072]图16示出了对应于步骤222的一些实施例的截面图1600。如图所示，沿着剩余的浮动栅极层702”的上表面704”，在半导体结构上方共形地形成接触蚀刻停止层148。此外，在接触蚀刻停止层148上方形成ILD层150，并且形成延伸穿过ILD层150的接触件(未示出)。
[0073]因此，如可以从以上理解的，本发明提供了用于制造嵌入式闪存器件的方法。存储和逻辑STI区分别延伸至半导体衬底的存储区和逻辑区内。存储和逻辑STI区的上表面大约与位于半导体衬底上面的焊盘层的上表面共面。在半导体衬底的逻辑区上面形成覆盖层。穿过位于半导体衬底的存储区上面的焊盘层的区域，对焊盘层实施第一蚀刻以暴露出存储STI区之间的存储间隙。浮动栅极层形成为填充存储间隙并且位于覆盖层上面。对浮动栅极层实施第二干蚀刻以将浮动栅极层回蚀刻至覆盖层和存储STI区的上表面下方或大约与覆盖层和存储STI区的上表面齐平处。对存储STI区实施第三蚀刻以使存储STI区相对于浮动栅极层凹进。对浮动栅极层实施第四蚀刻以由浮动栅极层形成浮动栅极的阵列。
[0074]在上述方法中，还包括:在所述浮动栅极层上方形成控制栅极；对所述浮动栅极层实施所述第四蚀刻以在所述控制栅极下面形成所述浮动栅极；对所述覆盖层和所述焊盘层实施第五蚀刻以去除所述逻辑区上方的所述覆盖层和所述焊盘层；对所述逻辑STI区实施第六蚀刻以将所述逻辑STI区回蚀刻至大约与所述半导体衬底的上表面齐平处；以及在所述逻辑区上方形成逻辑器件。
[0075]在上述方法中，还包括:在所述浮动栅极层上方形成控制栅极；对所述浮动栅极层实施所述第四蚀刻以在所述控制栅极下面形成所述浮动栅极；对所述覆盖层和所述焊盘层实施第五蚀刻以去除所述逻辑区上方的所述覆盖层和所述焊盘层；对所述逻辑STI区实施第六蚀刻以将所述逻辑STI区回蚀刻至大约与所述半导体衬底的上表面齐平处在所述逻辑区上方形成逻辑器件；在所述浮动栅极层上方形成栅极间介电层；在所述栅极间介电层上方形成控制栅极层；在所述控制栅极层上方形成硬掩模层；以及穿过所述栅极间介电层、所述控制栅极层和所述硬掩模层实施第七蚀刻以形成所述控制栅极。
[0076]在上述方法中，还包括:在所述浮动栅极层上方形成控制栅极；对所述浮动栅极层实施所述第四蚀刻以在所述控制栅极下面形成所述浮动栅极；对所述覆盖层和所述焊盘层实施第五蚀刻以去除所述逻辑区上方的所述覆盖层和所述焊盘层；对所述逻辑STI区实施第六蚀刻以将所述逻辑STI区回蚀刻至大约与所述半导体衬底的上表面齐平处在所述逻辑区上方形成逻辑器件；在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及在实施所述第二蚀刻之前，形成填充所述凹槽的抗反射涂层。
[0077]在上述方法中，还包括:形成从所述阵列的中心到所述阵列的边缘具有均匀的厚度的所述浮动栅极。
[0078]在上述方法中，还包括:在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及实施所述第二干蚀刻以将所述凹槽的最低点回蚀刻至位于所述半导体衬底的上表面之上约325埃至375埃处。
[0079]在上述方法中，还包括:在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及实施所述第二干蚀刻以将所述凹槽的最高点回蚀刻至位于所述半导体衬底的上表面之上约375埃至425埃处。
[0080]在上述方法中，还包括:在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及实施所述第三蚀刻以使所述存储STI区的上表面凹进至位于所述凹槽的最低点下方约25埃至100埃处。
[0081]在上述方法中，还包括:形成横向间隔开约450埃至650埃的所述存储STI区。
[0082]在其他实施例中，本发明提供了一种嵌入式闪存器件。存储和逻辑STI区分别延伸至半导体衬底的存储区和逻辑区内。存储STI区的上表面相对于半导体衬底的上表面升高。逻辑STI区的上表面大约与半导体衬底的上表面共面。存储单元器件的阵列成行和成列地布置在存储STI区之间。存储单元器件包括浮动栅极和位于浮动栅极上面的控制栅极。浮动栅极从阵列的中心到阵列的边缘具有均匀的厚度。浮动栅极具有凹形上表面，该凹形上表面相对于存储STI区的上表面升高。逻辑器件布置在逻辑STI区之间。
[0083]在上述嵌入式闪存器件中，其中，所述浮动栅极具有约450埃至650埃的宽度。
[0084]在上述嵌入式闪存器件中，其中，所述凹形上表面的最低点位于所述半导体衬底的上表面之上约325埃至375埃处。
[0085]在上述嵌入式闪存器件中，其中，所述凹形上表面的最高点位于所述半导体衬底的上表面之上约375埃至425埃处。
[0086]在上述嵌入式闪存器件中，其中，所述浮动栅极的所述凹形上表面升高于所述存储STI区的上表面之上约25埃至100埃。
[0087]在上述嵌入式闪存器件中，其中，所述逻辑器件围绕所述存储区。
[0088]在上述嵌入式闪存器件中，还包括:一个或多个区域间STI区，延伸至所述半导体衬底的隔离区内，其中，所述隔离区布置在所述存储区和所述逻辑区之间。
[0089]在上述嵌入式闪存器件中，还包括:接触蚀刻停止层，布置在所述逻辑器件和所述存储单元器件上方；层间介电(ILD)层，布置在所述接触蚀刻停止层上方；以及接触件，延伸穿过所述ILD层至所述存储单元器件和所述逻辑器件。
[0090]在上述嵌入式闪存器件中，其中，所述存储单元器件布置成分别平行于正交的第一轴和第二轴延伸的行和列。
[0091]在上述嵌入式闪存器件中，其中，所述存储单元器件布置成分别平行于正交的第一轴和第二轴延伸的行和列，其中，所述存储单元器件的所述阵列包括第一存储单元器件和第二存储单元器件，并且其中，所述第一存储单元器件和所述第二存储单元器件包括:共同的源极/漏极区，为所述第一存储单元器件和所述第二存储单元器件共有；单独的源极/漏极区，独立于所述第一存储单元器件和所述第二存储单元器件，其中，所述单独的源极/漏极区沿着所述第一轴在所述共同的源极/漏极区的相对两侧上横向间隔开；擦除栅极，布置在所述共同的源极/漏极区上方；浮动栅极，对应于所述第一存储单元器件和所述第二存储单元器件，其中，所述浮动栅极布置在相应的存储单元器件的所述共同的源极/漏极区和所述单独的源极/漏极区之间，并且布置在所述存储STI区之间；字线，沿着所述第一轴布置在所述浮动栅极和所述单独的源极/漏极区之间；以及控制栅极，沿着所述第二轴延伸并且布置在所述浮动栅极上方。
[0092]在又其他实施例中，本发明提供了包括一对存储单元器件的嵌入式闪存器件。半导体衬底包括为存储单元器件共有的共同的源极/漏极区以及独立于存储单元器件的单独的源极/漏极区。单独的源极/漏极区沿着第一轴在共同的源极/漏极区的相对两侧上横向间隔开。擦除栅极布置在共同的源极/漏极区上方。浮动栅极对应于存储单元器件，并且布置在相应的存储单元器件的共同的源极/漏极区和单独的源极/漏极区之间。此外，浮动栅极沿着与第一轴正交的第二轴横向间隔开地布置在STI区之间。浮动栅极具有均匀的厚度和凹形上表面，凹形上表面相对于STI区的上表面升高。字线沿着第一轴布置在浮动栅极和单独的源极/漏极区之间。控制栅极沿着第二轴延伸并且布置在浮动栅极上方。
[0093]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
【主权项】
1.一种用于制造嵌入式闪存器件的方法，所述方法包括: 形成存储浅沟槽隔离(STI)区和逻辑STI区，所述存储STI区和所述逻辑STI区分别延伸至半导体衬底的存储区和逻辑区内，其中，所述存储STI区和所述逻辑STI区的上表面大约与位于所述半导体衬底上面的焊盘层的上表面共面； 在所述半导体衬底的所述逻辑区上面形成覆盖层； 穿过位于所述半导体衬底的所述存储区上面的所述焊盘层的区域，对所述焊盘层实施第一蚀刻以暴露出所述存储STI区之间的存储间隙； 形成浮动栅极层，所述浮动栅极层填充所述存储间隙并且位于所述覆盖层上面；对所述浮动栅极层实施第二干蚀刻以将所述浮动栅极层回蚀刻至所述覆盖层和所述存储STI区的上表面下方或至大约与所述覆盖层和所述存储STI区的上表面齐平处； 对所述存储STI区实施第三蚀刻以使所述存储STI区相对于所述浮动栅极层凹进；以及 对所述浮动栅极层实施第四蚀刻以由所述浮动栅极层形成浮动栅极的阵列。2.根据权利要求1所述的方法，还包括: 在所述浮动栅极层上方形成控制栅极； 对所述浮动栅极层实施所述第四蚀刻以在所述控制栅极下面形成所述浮动栅极；对所述覆盖层和所述焊盘层实施第五蚀刻以去除所述逻辑区上方的所述覆盖层和所述焊盘层； 对所述逻辑STI区实施第六蚀刻以将所述逻辑STI区回蚀刻至大约与所述半导体衬底的上表面齐平处；以及 在所述逻辑区上方形成逻辑器件。3.根据权利要求2所述的方法，还包括: 在所述浮动栅极层上方形成栅极间介电层； 在所述栅极间介电层上方形成控制栅极层； 在所述控制栅极层上方形成硬掩模层；以及 穿过所述栅极间介电层、所述控制栅极层和所述硬掩模层实施第七蚀刻以形成所述控制栅极。4.根据权利要求2所述的方法，还包括: 在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及 在实施所述第二蚀刻之前，形成填充所述凹槽的抗反射涂层。5.根据权利要求1所述的方法，还包括: 形成从所述阵列的中心到所述阵列的边缘具有均匀的厚度的所述浮动栅极。6.根据权利要求1所述的方法，还包括: 在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及 实施所述第二干蚀刻以将所述凹槽的最低点回蚀刻至位于所述半导体衬底的上表面之上约325埃至375埃处。7.根据权利要求1所述的方法，还包括: 在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及 实施所述第二干蚀刻以将所述凹槽的最高点回蚀刻至位于所述半导体衬底的上表面之上约375埃至425埃处。8.根据权利要求1所述的方法，还包括: 在所述存储间隙上面形成具有凹槽的所述浮动栅极层；以及 实施所述第三蚀刻以使所述存储STI区的上表面凹进至位于所述凹槽的最低点下方约25埃至100埃处。9.一种嵌入式闪存器件，包括: 存储浅沟槽隔离(STI)区和逻辑STI区，分别延伸至半导体衬底的存储区和逻辑区内，其中，所述存储STI区的上表面相对于所述半导体衬底的上表面升高，并且其中，所述逻辑STI区的上表面大约与所述半导体衬底的上表面共面； 存储单元器件的阵列，成行和成列地布置在所述存储STI区之间，其中，所述存储单元器件包括浮动栅极和位于所述浮动栅极上面的控制栅极，其中，所述浮动栅极从所述阵列的中心到所述阵列的边缘具有均匀的厚度，并且其中，所述浮动栅极具有凹形上表面，所述凹形上表面相对于所述存储STI区的上表面升高；以及 逻辑器件，布置在所述逻辑STI区之间。10.一种包括一对存储单元器件的嵌入式闪存器件，所述嵌入式闪存器件包括: 半导体衬底，包括为所述存储单元器件共有的共同的源极/漏极区以及独立于所述存储单元器件的单独的源极/漏极区，其中，所述单独的源极/漏极区沿着第一轴在所述共同的源极/漏极区的相对两侧上横向间隔开； 擦除栅极，布置在所述共同的源极/漏极区上方； 浮动栅极，对应于所述存储单元器件，其中，所述浮动栅极布置在相应的存储单元器件的所述共同的源极/漏极区和所述单独的源极/漏极区之间，并且沿着与所述第一轴正交的第二轴横向间隔开地布置在浅沟槽隔离(STI)区之间，并且其中，所述浮动栅极具有均匀的厚度和凹形上表面，所述凹形上表面相对于所述STI区的上表面升高； 字线，沿着所述第一轴布置在所述浮动栅极和所述单独的源极/漏极区之间； 控制栅极，沿着所述第二轴延伸并且布置在所述浮动栅极上方。
【文档编号】H01L21/28GK106057739SQ201510581587
【公开日】2016年10月26日
【申请日】2015年9月14日
【发明人】吴常明, 刘世昌
【申请人】台湾积体电路制造股份有限公司