半导体器件的制作方法
【专利摘要】本公开涉及一种半导体器件。该半导体器件包括衬底、衬底上的有源图案、与有源图案交叉的栅电极和栅电极上的封盖结构。封盖结构包括顺序层叠在栅电极上的第一封盖图案和第二封盖图案。第二封盖图案完全覆盖第一封盖图案的顶表面，第二封盖图案的介电常数大于第一封盖图案的介电常数。
【专利说明】
半导体器件
技术领域
[0001]本发明构思涉及半导体器件及其制造方法，更具体地，涉及包括场效应晶体管的半导体器件及其制造方法。
【背景技术】
[0002]由于其小尺寸、多功能和/或低成本的特性，半导体器件被广泛地用于电子工业中。半导体器件可以分为用于存储逻辑数据的存储器件、用于处理逻辑数据的逻辑器件以及包括存储元件和逻辑元件两者的混合器件。为了满足对于以高速工作并且需要低的功率量的电子器件的增加的需求，需要实现具有高可靠性、高性能并且提供多种功能的半导体器件。为了满足这些技术要求，需要增加半导体器件的复杂性和集成密度。
【发明内容】
[0003]根据本发明构思的一示范实施方式，一种半导体器件包括:衬底;设置在衬底上的有源图案;与有源图案交叉的栅电极；以及设置在栅电极上的封盖结构。封盖结构包括顺序地层叠在栅电极上的第一封盖图案和第二封盖图案。第二封盖图案完全覆盖第一封盖图案的顶表面。第二封盖图案的介电常数大于第一封盖图案的介电常数。
[0004]在一示范实施方式中，第一封盖图案的侧壁和第二封盖图案的侧壁彼此共面。
[0005]在一示范实施方式中，第一封盖图案和第二封盖图案具有平坦的顶表面。
[0006]在一示范实施方式中，第一封盖图案的宽度与第二封盖图案的宽度基本上相同。
[0007]在一示范实施方式中，第一封盖图案包括SiCN或者S1CN，第二封盖图案包括SiN。
[0008]在一示范实施方式中，半导体器件还包括设置在栅电极的彼此对立的侧壁上的栅间隔物，其中栅间隔物的顶表面与第二封盖图案的顶表面共面。
[0009]在一示范实施方式中，半导体器件还包括形成在栅电极的两侧的有源图案上的源极/漏极区、以及设置在栅电极的两侧以电连接到源极/漏极区的接触。
[0010]在一示范实施方式中，第二封盖图案的顶表面与接触中的至少一个接触。
[0011]在一示范实施方式中，半导体器件还包括在衬底上限定有源图案的器件隔离层，其中有源图案的上部分从位于器件隔离层的部分之间的有源图案的下部分突出，栅电极交叉有源图案的上部分并在器件隔离层上延伸。
[0012]在一示范实施方式中，半导体器件还包括设置在栅电极和有源图案之间的栅介电层，其中栅介电层沿栅电极的彼此对立的侧壁延伸并接触第一封盖图案的底表面。
[0013]在一示范实施方式中，有源图案在平行于衬底的顶表面的第一方向上延伸，其中栅电极和封盖结构在交叉第一方向的第二方向上延伸，当在平面图中观看时，栅电极重叠封盖结构。
[0014]在一不范实施方式中，第一封盖图案包括内部气隙。
[0015]在一示范实施方式中，气隙的下部宽度大于气隙的上部宽度。
[0016]在一示范实施方式中，气隙沿栅电极在平行于衬底的顶表面的方向上延伸。
[0017]根据本发明构思的一示范实施方式，一种半导体器件包括:具有有源图案的衬底；交叉有源图案的栅电极；以及覆盖栅电极的顶表面的第一封盖图案。第一封盖图案包括内部气隙，气隙的下部宽度大于气隙的上部宽度。
[0018]在一示范实施方式中，当在平面图中观看时，气隙位于第一封盖图案的中央。
[0019]在一示范实施方式中，半导体器件还包括覆盖第一封盖图案的顶表面的第二封盖图案，其中第二封盖图案的介电常数大于第一封盖图案的介电常数。
[0020]在一示范实施方式中，半导体器件还包括栅电极的彼此对立的侧壁上的栅间隔物，其中栅间隔物覆盖第一封盖图案和第二封盖图案的彼此对立的侧壁，第二封盖图案的顶表面与栅间隔物的顶表面共面。
[0021]在一示范实施方式中，有源图案在平行于衬底的顶表面的第一方向上延伸，其中栅电极和第一封盖图案在交叉第一方向的第二方向上延伸，位于第一封盖图案内部的气隙沿着栅电极在第二方向上延伸。
[0022]根据本发明构思的一示范实施方式，一种半导体器件包括:具有有源图案的衬底；限定有源图案的器件隔离层;交叉有源图案的栅电极；以及覆盖栅电极的顶表面的第一封盖图案，其中有源图案的上部分从位于器件隔离层的部分之间的有源图案的下部分突出，第一封盖图案包括形成的内部气隙，气隙的下部宽度大于气隙的上部宽度。
[0023]根据本发明构思的一示范实施方式，一种半导体器件包括:具有多个有源图案的半导体衬底;交叉有源图案的栅电极;位于栅电极上的第一陶瓷层；以及位于第一陶瓷层上的第二陶瓷层。第二陶瓷层的介电常数大于第一陶瓷层的介电常数。
[0024]在一实施方式中，第二陶瓷层完全覆盖第一陶瓷层的顶表面。
[0025]在一实施方式中，第一陶瓷层是SiCN或者S1CN，第二陶瓷层是SiN。
[0026]在一实施方式中，气隙位于第一陶瓷层内。
[0027]在一实施方式中，气隙具有有第一宽度的第一部分和有第二宽度的第二部分，其中第二部分比第一部分更靠近衬底，第二宽度大于第一宽度。
【附图说明】
[0028]由以下参照附图的说明，本发明构思的示范实施方式将变得更明显，在附图中，
[0029]图1是根据本发明构思的示范实施方式的半导体器件的平面图；
[0030]图2是图1的第一逻辑单元的平面图，其被示出以提供对根据本发明构思的示范实施方式的半导体器件的说明；
[0031]图3A是沿图2的线Ι-Γ和ΙΙ-ΙΓ截取的截面图；
[0032]图3B是沿图2的线ΙΙΙ-ΙΙΓ截取的截面图；
[0033]图4是沿图2的线ΙΙΙ-ΙΙΓ截取的截面图，其被示出以提供对根据本发明构思的示范实施方式的半导体器件的说明；
[0034]图5A至5C是示出根据本发明构思的示范实施方式的半导体器件的截面图；
[0035]图6A至6B是示出根据本发明构思的示范实施方式的半导体器件的截面图；
[0036]图7A至13A和图7B至13B是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图；
[0037]图14是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图；
[0038]图15A和15B是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图；
[0039]图16A和16B是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图；
[0040]图17是示意性框图，其示出包括根据本发明构思的示范实施方式的半导体器件的电子系统的不例；
[0041]图18是框图，其示出包括根据本发明构思的示范实施方式的半导体器件的电子装置的配置；
[0042]图19是根据本发明构思的示范实施方式的SRAM单元的电路图；以及
[0043]图20至22是透视图，其示出包括根据本发明构思的示范实施方式的半导体器件的多媒体装置。
【具体实施方式】
[0044]现在将参照附图更充分地说明本发明构思，在附图中示出了本发明构思的示范实施方式。然而，本发明构思的示范实施方式可以以许多不同的形式实施，而不应该被解释为限于在此阐明的实施方式。更确切地，这些实施方式被提供，使得本公开全面和完整，并向本领域普通技术人员充分传达本发明构思。附图中相同的附图标记表示相同的元件，因此将省略它们的说明。
[0045]将理解，当一元件被称为“连接到”或“联接到”另一元件时，它能直接连接到或联接到所述另一元件，或者可以存在居间元件。当在此使用时，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另行指示。在此参考截面图描述本发明构思的示例实施方式，所述截面图是示范实施方式的理想化实施方式(及中间结构)的示意图。因而，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预见到。因此，本发明构思的示范实施方式不应该被解释为限于在此示出的区域的特定形状，而将包括例如由制造引起的形状上的偏差。例如，被示出为矩形的注入区域可以在其边缘具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区域至非注入区域的二元变化。同样地，通过注入形成的埋入区可以导致埋入区与通过其发生注入的表面之间的区域中的一些注入。因此，图中示出的区域在本质和它们的形状上是示意性的，不意欲限制示范实施方式的范围。
[0046]如通过本发明实体理解那样，根据在此说明的各种实施方式的器件和形成器件的方法可以在微电子器件诸如集成电路中实施，其中根据在此说明的各种实施方式的多个器件被集成在同一微电子器件中。因此，在此示出的截面图可以在微电子器件的两个不同的方向上被复制，这两个不同的方向不必是正交的。因此，包含根据在此说明的各种实施方式的器件的微电子器件的平面图可以包括基于微电子器件的功能的呈阵列和/或二维图案的多个器件。
[0047]根据微电子器件的功能，根据在此说明的各种实施方式的器件可以散布在其他器件中间。此外，根据在此说明的各种实施方式的微电子器件可以在可以与所述两个不同的方向正交的第三方向上被复制，以提供三维集成电路。
[0048]因此，在此示出的截面图(们)提供对于根据在此说明的各种实施方式的多个器件的支持，所述多个器件在平面图中沿两个不同的方向和/或在透视图中在三个不同的方向上延伸。例如，当在器件/结构的截面图中示出单个有源区时，该器件/结构可以包括在其上的多个有源区和晶体管结构(或存储单元结构、栅结构等等，视情况而定)，如同被器件/结构的平面图示出那样。
[0049]图1是根据本发明构思的示范实施方式的半导体器件的平面图。
[0050]参照图1，根据本发明构思的示范实施方式的半导体器件包括提供在衬底100上的多个逻辑单元Cl、C2、C3和C4。在一实施方式中，衬底100由半导体材料形成。逻辑单元Cl、C2、C3和C4中的每个包括多个晶体管。作为一示例，半导体器件包括第一逻辑单元Cl、在第一方向Dl上与第一逻辑单元Cl间隔开的第二逻辑单元C2、在垂直于第一方向Dl的第二方向D2上与第一逻辑单元Cl间隔开的第三逻辑单元C3、以及在第二方向D2上与第二逻辑单元C2间隔开的第四逻辑单元C4。逻辑单元C1、C2、C3和C4中的每个可以包括通过器件隔离层104彼此分离的有源区。在一实施方式中，逻辑单元C1、C2、C3和C4中的每个包括通过器件隔离层104彼此分离的PM0SFET区PR和NM0SFET区NR。
[0051 ] 作为一示例，PM0SFET区PR和匪OSFET区NR在第一方向Dl上彼此间隔开。在一实施方式中，第一逻辑单元Cl的PM0SFET区PR在第一方向Dl上邻近第二逻辑单元C2的PM0SFET区PR。在以下说明中，逻辑单元可以被称为被配置为执行逻辑操作的单元，第一逻辑单元Cl将作为这样的逻辑单元的一示例被说明。逻辑单元的数目可以相对于附图中示出的数目有各种变化。
[0052]图2是示出根据本发明构思的示范实施方式的半导体器件的平面图。例如，图2是图1的第一逻辑单元Cl的平面图。在下文，将参照图1的第一逻辑单元Cl说明本发明构思的各种实施方式，但是其他逻辑单元可以与第一逻辑单元Cl实质上相同或者类似。图3A是沿图2的线Ι-Γ和ΙΙ-ΙΓ截取的截面图。图3B是沿图2的线ΙΙΙ-ΙΙΓ截取的截面图。
[0053 ] 参照图2、3A和3B，器件隔离层104设置在衬底100中以限定PM0SFET区PR和NM0SFET区NR。器件隔离层104可以形成在衬底100的上部分中。例如，器件隔离层104在图3A中被示为设置在衬底100的上表面上。作为一示例，器件隔离层104可以包括绝缘材料诸如氧化硅层。
[0054]在一实施方式中，PM0SFET区PR和NM0SFET区NR在平行于衬底100的顶表面的第一方向Dl上彼此间隔开，且器件隔离层104介于其间。虽然给定逻辑单元中PM0SFET区PR和NM0SFET区NR中的每个在图1中被示为单个区，但PM0SFET区PR和NM0SFET区NR可以形成为包括通过器件隔离层104彼此分离的多个区。
[0055]在一实施方式中，多个有源图案AP提供在PM0SFET区PR和NM0SFET区NR上以在垂直于第一方向Dl的第二方向D2上延伸。有源图案AP可以沿第一方向Dl排列。有源图案AP具有第一导电类型。器件隔离层104可以限定有源图案AP。虽然分别提供在PM0SFET区PR和WOSFET区NR上的有源图案AP的数目可以被显示为三个，但本发明构思的示范实施方式不限于此。
[0056]在一实施方式中，有源图案AP可以包括相对于器件隔离层104向上突出的有源鳍AF。更具体而言，每个有源鳍AF可以在垂直于衬底100的顶表面的第三方向D3上相对于器件隔离层104突出。如图3B所示，在一示范实施方式中，每个有源鳍AF包括源极/漏极区SD和夹置在源极/漏极区SD之间的沟道区CHR。源极/漏极区SD可以包括用于晶体管的源电极或者用于晶体管的漏电极。
[0057]根据本发明构思的示范实施方式，栅电极135设置在衬底100上以交叉有源图案AP。在一实施方式中，栅电极135分别与有源鳍AF的沟道区CHR交叠。栅电极135可以为直线形。栅电极135可以在第一方向Dl上延伸，并与分别从有源图案突出的有源鳍AF交叉。
[0058]在一实施方式中，栅间隔物125设置在每个栅电极135的彼此对立的侧壁上。栅间隔物125可以沿着栅电极135在第一方向Dl上延伸。在一实施方式中，栅间隔物125的顶表面位于比栅电极135的顶表面更高的高度。在一实施方式中，栅间隔物125的顶表面与第一层间绝缘层150和第二封盖图案143的顶表面共面。栅间隔物125可以包括氧化硅(Si02)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)和氮化硅(SiN)中的至少一种。栅间隔物125可以包括包含氧化硅(S12)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)和氮化硅(SiN)中的至少一种的多层。
[0059]在一示范实施方式中，栅绝缘层134设置在栅电极135和衬底100之间以及在栅电极135和栅间隔物125之间。在一示范实施方式中，栅绝缘层134沿着栅电极135的底表面延伸。因此，栅绝缘层134可以覆盖沟道区CHR的顶表面和侧壁。在一实施方式中，栅绝缘层134从有源鳍AF水平地延伸并部分地覆盖器件隔离层104的顶表面。因此，器件隔离层104的顶表面的一些部分不被栅绝缘层134覆盖，但是可以被第一层间绝缘层150覆盖。
[0060]栅绝缘层134可以包括高k介电材料。高k介电材料是指具有高介电常数k的材料。例如，高k介电材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的至少一种。
[0061]在一实施方式中，封盖结构145分别设置在栅电极135上。封盖结构145可以沿着栅电极135在第一方向Dl上延伸。即，当在平面图中观看时，栅电极135可以重叠封盖结构145。在一实施方式中，封盖结构145包括顺序地层叠在栅电极135上的第一封盖图案141和第二封盖图案143。
[0062]在一实施方式中，第一封盖图案141完全地覆盖栅电极135的顶表面并在第一方向Dl上延伸。在一实施方式中，第一封盖图案141具有平坦的顶表面，第一封盖图案141的彼此对立的侧壁直接接触栅间隔物125。在一实施方式中，第一封盖图案141的底表面直接接触栅电极135的顶表面。在一实施方式中，栅绝缘层134沿着栅电极135的彼此对立的侧壁延伸并直接接触第一封盖图案141的底表面。
[0063]第二封盖图案143可以完全地覆盖第一封盖图案141的顶表面并可以在第一方向Dl上延伸。在一实施方式中，第二封盖图案143的底表面直接接触第一封盖图案141的顶表面。第二封盖图案143可以具有平坦的顶表面。第二封盖图案143的顶表面可以与第一层间绝缘层150的顶表面和栅间隔物125的顶表面共面。在一实施方式中，第二封盖图案143的彼此对立的侧壁直接接触栅间隔物125。第二封盖图案143的彼此对立的侧壁可以与第一封盖图案141的彼此对立的侧壁对齐。因此，第一封盖图案141和第二封盖图案143的侧壁可以彼此共面。在一实施方式中，第一封盖图案141和第二封盖图案143具有彼此基本上相同的宽度。
[0064]在一实施方式中，封盖结构145包括相对于第一层间绝缘层150和第二层间绝缘层155具有蚀刻选择性的材料。例如，第一封盖图案141和第二封盖图案143中的每个可以包括氮氧化娃(S1N)、碳氮化娃(SiCN)、碳氮氧化娃(SiCON)和氮化娃(SiN)中的至少一种。在一实施方式中，封盖结构145由能够以高于第一层间绝缘层150和第二层间绝缘层155的速率被蚀刻的材料制成。在一实施方式中，封盖结构145由技术陶瓷(technical ceramic)制成。
[0065]通常，高k介电材料对于蚀刻剂具有相对高的耐蚀刻性。在本发明构思的一示范实施方式中，当接触CA形成在衬底上时，第二封盖图案143保护栅电极135免受蚀刻损伤。因此，在一示范实施方式中，第二封盖图案143包括其介电常数高于第一封盖图案141的介电常数的材料。例如，第二封盖图案143可以包括氮化硅(SiN)，其介电常数高于碳氮化硅(SiCN)和碳氮氧化硅(SiCON)的介电常数。第一封盖图案141可以包括碳氮化硅(SiCN)或者碳氮氧化硅(SiCON)。在一实施方式中，第一封盖图案141是除了氮和硅之外还包括碳的化合物，或者是除了氮和硅之外还包括碳和氧的化合物。在一实施方式中，第二封盖图案143的介电常数是第一封盖图案141的介电常数的两倍或者至少两倍。
[0066]在源极/漏极区上形成接触期间，第二封盖图案143可以有效地保护栅电极135的上部分免受过蚀刻，因为第二封盖图案143包括相对高k的介电材料。因此，接触CA可以有效地相对于接触区自对准，而没有在接触CA和栅电极135之间发生短路的危险。此外，在栅电极135和封盖结构145之间，寄生电容可以减小，因为第一封盖图案141包括相对低介电常数的材料。因此，半导体器件的RC延迟可以被改善和最小化。
[0067]在本发明构思的一些实施方式中，每个封盖结构145包括顺序地层叠在栅电极135上的三个或更多个封盖图案。如上所述，本发明构思不局限于仅第一封盖图案141和第二封盖图案143。
[0068]在一实施方式中，源极/漏极区SD提供在每个栅电极135两侧的有源鳍AF中。源极/漏极区SD可以包括通过从有源图案AP开始的外延生长形成的外延图案。当在沿着第二方向D2的截面图中观看时，沟道区CHR的顶表面可以位于比源极/漏极区SD的底表面更高的高度处。源极/漏极区SD的顶表面可以位于与沟道区CHR的顶表面相同的高度或者比沟道区CHR的顶表面更高的高度。
[0069]在一实施方式中，源极/漏极区SD包括不同于衬底100的半导体元素。例如，源极/漏极区SD包括其晶格常数大于或者小于衬底100的晶格常数的半导体元素。在这种情况下，压应力或者张应力可以产生在沟道区CHR中，因为源极/漏极区SD包括不同于衬底100的半导体元素。作为一示例，当衬底100是硅衬底时，源极/漏极区可以包括硅锗(SiGe)或者锗(Ge)。在这种情况下，压应力可以产生在沟道区CHR中，具有该源极/漏极区SD的场效应晶体管可以是PM0SFET。在另一示例中，当衬底100是硅衬底时，源极/漏极区可以包括碳化硅(SiC)。在这种情况下，张应力可以产生在沟道区CHR中，具有该源极/漏极区SD的场效应晶体管可以是NM0SFET。在场效应晶体管工作时，沟道区CHR中载流子的迀移率可以通过在沟道区中引入压应力或者张应力而提高。在一实施方式中，源极/漏极区SD具有不同于有源图案AP的第二导电类型。
[0070]在一实施方式中，第一层间绝缘层150设置在衬底100上。在一实施方式中，第一层间绝缘层150覆盖栅间隔物125的彼此对立的侧壁和源极/漏极区SD。在一实施方式中，第一层间绝缘层150的顶表面与封盖结构145的顶表面以及栅间隔物的顶表面基本上共面。在一实施方式中，覆盖封盖结构145的第二层间绝缘层155设置在第一层间绝缘层150上。
[0071]在一实施方式中，接触CA穿过第一层间绝缘层150和第二层间绝缘层155设置在栅电极135的两侧，并电连接到源极/漏极区SD。例如，接触CA穿过第一层间绝缘层150和第二层间绝缘层155。接触CA之一可以连接到一个源极/漏极区SD，或者可以连接到多个源极/漏极区SD，但是不限于此。在一实施方式中，每个接触CA包括导电柱CP和围绕导电柱CP的阻挡层BL。在一实施方式中，阻挡层BL覆盖导电柱CP的侧壁和底表面。导电柱CP可以包括金属诸如钨。阻挡层BL可以包括金属氮化物诸如氮化钛(TiN)。
[0072]在一示范实施方式中，接触间隔物SP夹置在接触CA与第一和第二层间绝缘层150和155之间。在一实施方式中，每个接触间隔物SP围绕接触CA的侧壁。接触间隔物SP可以包括氧化娃(Si02)、碳氮化娃(SiCN)、碳氮氧化娃(SiCON)和氮化娃(SiN)中的至少一种。接触间隔物SP可以防止接触CA和栅电极135之间的电短路。在一实施方式中，接触间隔物SP被省略。
[0073]在示范实施方式中，虽然未示出，但硅化物层(未示出)夹置在源极/漏极区SD和接触CA之间。即，接触CA可以通过硅化物层电连接到源极/漏极区SD。硅化物层可以包括金属硅化物，诸如钛硅化物、钽硅化物或者钨硅化物。
[0074]在一实施方式中，栅极接触CB和导线CBL提供在栅电极135的任何一个上。第一通路Vl设置在栅极接触CB和导线CBL之间。导线CBL可以通过第一通路Vl和栅极接触CB电连接到栅电极135中的任何一个，并施加信号到相应的栅电极135。在一实施方式中，第一逻辑单元Cl包括位于PM0SFET区PR外的第一布线(wiring line)PWl和位于NM0SFET区NR外的第二布线PW2。在一实施方式中，第一布线PWl邻近PM0SFET区PR的第一侧，PM0SFET区PR的第一侧与PM0SFET区PR的第二侧相反，PM0SFET区PR的第二侧邻近NM0SFET区NR的第一侧。在一实施方式中，第二布线PW2邻近NM0SFET区NR的第二侧，NM0SFET区NR的第二侧与NM0SFET区NR的第一侧相反。在示范实施方式中，在PM0SFET区PR上的第一布线PWl用作用于传送漏电压或者电源电压(Vdd)的路径。在示范实施方式中，在NM0SFET区NR上的第二布线PW2用作用于传送源电压或者地电压(Vss)的路径。漏电压可以施加到漏极区/漏电极，源电压可以施加到源极区/源电极。
[0075]再参考图1和2，第一布线PWl和第二布线PW2可以平行于第二方向D2延伸，并可以被在第二方向D2上彼此相邻的逻辑单元共用。作为一示例，第一布线PWl可以被第一逻辑单元Cl和第三逻辑单元C3共用。此外，第一布线PWl可以被分别提供在第一逻辑单元Cl和第二逻辑单元C2中的PM0SFET区PR共用。
[0076]在示范实施方式中，第二通路V2提供在接触CA中的任何一个上。因此，源极/漏极区SD可以通过接触CA中的任何一个和第二通路V2电连接到第一布线PWl。类似地，NM0SFET区NR上的源极/漏极区SD可以通过接触CA中的任何一个和第三通路V3电连接到第二布线PW2。
[0077]图4是沿图2的线II1-1lV截取的截面图，其被示出以提供对根据本发明构思的示范实施方式的半导体器件的说明。在下面的说明中，先前参照图2以及图3A和3B说明的元件可以由类似的或者相同的附图标记标识而不重复其重合的说明。
[0078]参照图4，在接触CA与第一和第二层间绝缘层150和155之间，省略接触间隔物SP。此外，接触CA在栅电极135之间不对中。即，当在平面图中观看时，接触CA的一部分与栅电极135重叠。接触CA和栅电极135可以彼此间隔开，因为封盖结构145和栅间隔物125夹置在接触CA和栅电极135之间。
[0079]在一实施方式中，封盖结构145的至少一个第二封盖图案143直接接触接触CA中的至少一个。如先前参照图2以及图3A和3B说明的，第二封盖图案143可以具有相对高的耐蚀刻性。因此，虽然发生接触CA的不对中，但栅电极135可以被第二封盖图案143有效地保护。
[0080]图5A至5C是示出根据本发明构思的示范实施方式的半导体器件的截面图。图5A是沿图2的线1-V和I1-1V截取的截面图。图5B是沿图2的线II1-1lV截取的截面图。图5C是图5B中的部分M的放大截面图。在下面的说明中，先前参照图2以及图3A和3B说明的元件可以由类似的或者相同的附图标记标识而不重复其重合的说明。
[0081 ] 参照图2和图5A至5C，先前参照图2和图3A和3B说明的封盖图案143被省略。即，第一封盖图案141可以覆盖栅电极135的顶表面，第一封盖图案141的顶表面可以与第一层间绝缘层150共面。
[0082]在一示范实施方式中，第一封盖图案141中的至少一个包括形成在其中的气隙AG或者空隙。气隙AG的上部分可以具有第一宽度Wl，气隙AG的下部分可以具有第二宽度W2。在一实施方式中，第二宽度W2大于第一宽度Wl。从上部分朝下部分其宽度逐渐地增加的气隙AG可以具有水滴形状。气隙AG可以沿着栅电极135和第一封盖图案141在第一方向Dl上延伸。当在平面图中观看时，气隙AG可以位于第一封盖图案141的中心。
[0083]栅电极135和第一封盖图案141之间的寄生电容可以通过在第一封盖图案141的内部形成气隙而减小。因此，RC延迟现象能被减轻。
[0084]图6A和6B是示出根据本发明构思的示范实施方式的半导体器件的截面图。图6A是沿图2的线1-V和I1-1P截取的截面图。图6B是沿图2的线II1-1lP截取的截面图。在下面的说明中，先前参照图2至图5C说明的元件可以由类似的或者相同的附图标记标识而不重复其重合的说明。
[0085]在一示范实施方式中，第一封盖图案141中的至少一个包括形成在其中的气隙AG。其宽度从上部分朝下部分逐渐地增加的气隙AG可以具有水滴形状。此外，第二封盖图案143被提供为完全地覆盖第一封盖图案141。第一封盖图案141和第二封盖图案143—起形成封盖结构145。
[0086]根据本发明构思的实施方式的半导体器件可以改善RC延迟，因为气隙AG形成在封盖图案141中。此外，通过在第一封盖图案141上提供第二封盖图案143，栅电极135的上部分可以被有效地保护。
[0087]图7A至13A和图7B至13B是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图。图7A至13A是沿图2的线1-V和I1-1I'截取的截面图，图7B至13B是沿图
2的线II1-1lV截取的截面图。
[0088]参照图2以及图7A和7B，器件隔离沟槽105形成在衬底100上以限定有源图案底100可以包括硅衬底、锗衬底、硅锗衬底或者化合物半导体衬底。在一实施方式中，有源图案AP被掺以第一导电类型掺杂剂。形成器件隔离沟槽105可以包括在衬底上形成掩模图案和利用掩模图案作为蚀刻掩模各向异性地蚀刻衬底。掩模图案包括顺序地层叠在衬底100上的第一掩模图案110和第二掩模图案115。在一示范实施方式中，器件隔离沟槽105被形成为具有至少约5的高宽比。器件隔离沟槽105的部分的宽度可以随着它们接近衬底100的上表面而变得越来越窄。因此，有源图案AP的部分越远离衬底的上表面，有源图案AP的部分的宽度可以变得越窄。
[0089]参照图2以及图8A和SB，器件隔离层104被形成为填充器件隔离沟槽105。形成器件隔离层104可以包括用绝缘层(例如氧化硅)填充器件隔离沟槽105、以及平坦化绝缘层从而暴露第一掩模图案110的顶表面。因此，器件隔离层104可以局部地形成在器件隔离沟槽105中。
[0090]参照图2以及图9A和9B，有源图案AP的上部区域(在下文，它被称为有源鳍AF)被暴露。在一示范实施方式中，有源鳍AF通过利用湿蚀刻工艺使器件隔离层104的上部分凹进而暴露。器件隔离层104可以相对于有源图案AP具有蚀刻选择性。第一掩模图案110可以在蚀刻器件隔离层104期间被去除。因此，有源鳍AF的顶表面可以被暴露。
[0091]牺牲栅图案106和掩模图案108被形成为顺序地层叠在有源鳍AF上。在一实施方式中，牺牲栅图案106和栅掩模图案108中的每个被形成为在交叉有源鳍AF的第一方向Dl上延伸的形状(例如直线或条)。例如，牺牲栅图案106和栅掩模图案108可以通过图案化顺序地形成在有源鳍AF和器件隔离层104上的牺牲栅层(未示出)和栅掩模层(未示出)而形成。牺牲栅层可以包括多晶硅层，栅掩模层可以包括氮化硅层或者氮氧化硅层。
[0092]如图9B所示，栅间隔物125形成在每个牺牲栅图案106的彼此对立的侧壁上。栅间隔物125可以通过共形地形成间隔物层以覆盖衬底100上的牺牲栅图案106以及各向异性地蚀刻间隔物层而形成。栅间隔物125也可以形成为覆盖栅掩模图案108的侧壁。间隔物层可以包括氧化硅(S12)、碳氮化硅(SiCN)、碳氮氧化硅(SiCON)和氮化硅(SiN)中的至少一种。
[0093]参照图2以及图1OA和1B，源极/漏极区SD形成在每个牺牲栅图案106的两侧。例如，源极/漏极区SD可以通过利用衬底100作为籽层的选择性外延生长工艺形成。选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或者分子束外延(MBE)工艺。CVD是半导体工业中用来生产薄膜的化学工艺。在CVD中，晶片(衬底)被暴露于一个或多个挥发性前体，该挥发性前体在衬底表面上反应和/或分解以产生期望的沉积物。MBE是用于沉积单层的方法，其可以在高真空中进行并允许膜外延地生长。
[0094]首先，有源鳍AF可以利用栅掩模图案108和栅间隔物125作为蚀刻掩模被选择性地蚀刻。在蚀刻有源鳍AF之后，源极/漏极区SD可以利用暴露的有源图案AP作为籽层被形成。通过形成源极/漏极区，沟道区CHR可以限定在源极/漏极区之间。
[0095]在一实施方式中，源极/漏极区的顶表面位于比沟道区CHR的顶表面更高的高度。此外，源极/漏极区的顶表面可以具有不同于零的曲率。例如，源极/漏极区SD的顶表面可以具有向上凸的形状。
[0096]源极/漏极区SD可以包括不同于衬底100的半导体元素。例如，源极/漏极区SD可以包括其晶格常数大于或者小于衬底100的晶格常数的半导体元素。在这种情况下，压应力或者张应力可以产生在沟道区CHR中，因为源极/漏极区SD包括不同于衬底100的半导体元素。作为一示例，当衬底100是硅衬底时，源极/漏极区可以包括硅锗(SiGe)或者锗(Ge)。在这种情况下，压应力可以产生在沟道区CHR中，具有该源极/漏极区SD的场效应晶体管可以是PM0SFET。对于另外的示例，当衬底100是硅衬底时，源极/漏极区可以包括碳化硅(SiC)。在这种情况下，张应力可以产生在沟道区CHR中，具有该源极/漏极区SD的场效应晶体管可以是匪0SFET。在场效应晶体管工作时，沟道区CHR中的载流子的迀移率可以通过在沟道区中引入压应力或者张应力提高。
[0097]在一示范实施方式中，源极/漏极区SD被掺以不同于有源图案AP的第一导电类型的第二导电类型的掺杂剂。例如，第二导电类型的掺杂剂可以在形成源极/漏极区SD时被原位地掺杂。在另一示例中，在形成源极/漏极区SD之后，第二导电类型的掺杂剂可以被注入到源极/漏极区SD中。
[0098]可以形成覆盖源极/漏极区SD的第一层间绝缘层150。例如，第一层间绝缘层150可以形成在衬底100的整个区域上以覆盖牺牲栅图案106和栅掩模图案108。第一层间绝缘层150可以包括氧化硅层，并可以通过可流动化学气相沉积(FCVD)工艺形成。
[0099]第一层间绝缘层150可以被平坦化直到牺牲栅图案106的顶表面被暴露。层间绝缘层150的平坦化可以利用回蚀刻或者化学机械抛光(CMP)工艺进行。CMP，亦称为化学机械平坦化，是抛光工艺，其利用化学浆料制剂和机械抛光工艺来去除硅晶片上不需要的导电材料或者介电材料，从而实现接近平且光滑的表面，集成电路的层能形成在该表面上。栅掩模图案108可以通过平坦化工艺被去除，然后牺牲栅图案106的顶表面可以被暴露。栅间隔物125的上部分可以通过平坦化工艺被去除。因此，第一层间绝缘层150的顶表面可以与牺牲栅图案106的顶表面以及栅间隔物125的顶表面共面。
[0100]参照图2以及图1lA和11B，牺牲栅图案106被栅结构取代。每个栅结构包括栅介电层134、栅电极135和封盖结构145(例如见图12A)。图11和IlB中示出的封盖图案141是封盖结构145的一部分。
[0101]首先，图1OA和1B中示出的牺牲栅图案106被去除以形成栅极沟槽TR。栅极沟槽TR可以通过选择性地去除牺牲栅图案106的蚀刻工艺形成。栅极沟槽TR可以由栅间隔物125限定。在一实施方式中，有源鳍AF的沟道区CHR被栅极沟槽TR暴露。栅极沟槽TR可以在第一方向Dl上延伸，器件隔离层104的顶表面的一部分可以被栅极沟槽TR暴露。
[0102]在一实施方式中，栅介电层134和栅电极135形成在每个栅极沟槽TR中。栅介电层134可以被共形地形成在栅极沟槽TR中。栅介电层134可以通过原子层沉积(ALD)或者化学氧化法形成。ALD是基于气相化学工艺的顺序使用的薄膜沉积技术。ALD工艺可以依次施加与材料的表面反应的前体以允许薄膜被沉积。栅介电层134可以包括高k介电材料。高k介电材料可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的至少一种。
[0103]栅电极层可以形成在栅介电层134上以填充栅极沟槽TR，然后栅电极层和栅介电层134可以被平坦化直到第一层间绝缘层150的顶表面被暴露。因此，栅介电层134和栅电极135可以局部地形成在栅极沟槽TR中。栅介电层134和栅电极135可以在第一方向Dl上延伸。栅电极层可以包括导电金属氮化物(例如钛氮化物或者钽氮化物)和金属材料(例如钛、钽、钨、铜或者铝)中的至少一种。栅电极层可以通过沉积工艺诸如CVD或者溅射工艺形成。栅电极层和栅介电层134的平坦化工艺可以包括CMP工艺。
[0104]栅电极135的上部分可以被凹进到栅极沟槽TR中。因此，栅电极135的顶表面可以位于比栅极沟槽TR的顶表面(S卩，栅间隔物的顶表面)低的高度。在一示范实施方式中，在栅电极135的上部分被凹进之后，栅介电层134的位于比栅电极135的顶表面高的高度处的部分被去除。栅介电层134可以设置在栅电极135和有源鳍AF之间以及栅电极135和栅间隔物125之间。
[0105]第一封盖图案141可以分别形成在凹进的栅电极135上。例如，第一封盖层147可以形成为覆盖栅电极135的顶表面。第一封盖层147可以形成为完全地填充栅极沟槽TR的剩余部分。第一封盖层147可以通过ALD、等离子体增强CVD或者高密度等离子体CVD形成。第一封盖图案141可以通过将第一封盖层147的上部分凹进而形成在栅极沟槽TR中。凹进的第一封盖图案141的顶表面可以位于低于栅极沟槽TR的顶表面(S卩，栅间隔物的顶表面)的高度。
[0106]第一封盖层147可以由具有相对于第一层间绝缘层150和将在后面说明的第二层间绝缘层155的蚀刻选择性的材料形成。例如，第一封盖层147可以包括氮氧化硅(S1N)、碳氮化娃(SiCN)、碳氮氧化娃(SiCON)和氮化娃(SiN)中的至少一种。作为一不例，第一封盖层147可以包括其介电常数相对低的碳氮化硅层。
[0107]参照图2以及图12A至12B，第二封盖图案143分别形成在第一封盖图案141上。第二封盖图案143可以填充栅极沟槽TR的剩余部分。第一封盖图案141和第二封盖图案143可以构成封盖结构145。
[0108]例如，第二封盖层149可以形成为覆盖第一封盖图案141的顶表面。第二封盖层149可以形成为完全地填充栅极沟槽TR的剩余部分。在示范实施方式中，第二封盖层149可以通过ALD、等离子体增强CVD或者高密度等离子体CVD形成。第二封盖层149可以被平坦化直到第一层间绝缘层150和栅间隔物125的顶表面被暴露。因此，第二封盖图案143可以分别形成在第一封盖图案141上。第二封盖图案143可以具有平的顶表面。此外，第二封盖图案143的顶表面可以与第一层间绝缘层150和栅间隔物125的顶表面共面。
[0109]第二封盖层149可以由具有相对于第一层间绝缘层150和将在后面说明的第二层间绝缘层155的蚀刻选择性的材料形成。例如，第二封盖层149可以包括氮氧化硅(S1N)、碳氮化娃(SiCN)、碳氮氧化娃(SiCON)和氮化娃(SiN)中的至少一种。作为一不例，第二封盖层149可以包括其介电常数相对高的氮化硅层。
[0110]参照图2以及13A至13B，第二层间绝缘层155形成在第一层间绝缘层150和封盖结构145上。第二层间绝缘层155可以包括氧化硅层或者低k氧化物层。作为一示例，低k氧化物层可以包括掺杂有碳的氧化硅层诸如SiCOH。第二层间绝缘层155可以通过CVD工艺形成。
[0111]在一实施方式中，接触孔160被形成为穿过第二层间绝缘层155和第一层间绝缘层150并暴露源极/漏极区SD ο接触孔160可以通过封盖结构145和栅间隔物125被自对准。接触孔160可以通过利用光致抗蚀剂图案(未示出)作为蚀刻掩模进行各向异性刻蚀工艺而形成。光致抗蚀剂图案(未示出)可以包括对应于接触孔160的开口(未示出)。
[0112]在形成接触孔的同时，源极/漏极区SD的上部分可以被部分地蚀刻。因此，源极/漏极区SD的上部分可以被凹进。
[0113]第二封盖图案143可以保护栅电极135的顶表面免受用于形成接触孔的蚀刻工艺影响。栅间隔物125可以保护栅电极135的彼此对立的侧壁以免受该蚀刻工艺影响。因此，接触孔160可以被有效地自对准从而不暴露栅电极135。此外，栅电极135和封盖结构145之间的寄生电容可以被减小，因为设置在第二封盖图案143下方的第一封盖图案141包括相对低介电常数的材料。因此，器件的RC延迟可以被改善。
[0114]在示范实施方式中，虽然未示出，但硅化物层(未示出)可以形成在由接触孔160暴露的源极/漏极区SD上。形成硅化物层可以包括在源极/漏极区SD上形成金属层和通过在金属层上进行热处理形成金属硅化物层。硅化物层可以包括钛硅化物、钽硅化物和钨硅化物中的至少一种。
[0115]回来参考图2以及3A至3B，接触间隔物SP可以形成为覆盖接触孔160的侧壁。形成接触间隔物SP可以包括共形地形成间隔物层从而不完全地填充接触孔160以及通过各向异性地蚀刻间隔物层在接触孔160中形成接触间隔物SP。
[0116]接触CA可以形成在接触孔160中。每个接触CA可以包括导电柱CP和围绕导电柱CP的阻挡层BL。阻挡层BL可以包括金属氮化物，例如钛氮化物。导电柱CP可以包括金属，例如钨。
[0117]图14是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图。图14是沿图2的线II1-1lP截取的截面图。在下面的说明中，先前参照图7A至13A以及图7B至13B说明的元件可以由类似的或者相同的附图标记标识而不重复其重合的说明。
[0118]参照图14，接触孔160形成在图12A和12B的所得结构上以穿过第二层间绝缘层155和第一层间绝缘层150并暴露源极/漏极区SD的顶表面。接触孔160可以由于不对中而偏离栅电极135之间的中心。因此，至少一个接触孔160部分地暴露第二封盖图案143的顶表面以及栅间隔物125的顶表面和侧壁。当限定接触孔160的光致抗蚀剂图案(未示出)不对中时，封盖结构145可以在用于形成接触孔160的各向异性刻蚀工艺期间被损坏。在本发明构思的示范实施方式中，被接触孔160暴露的第二封盖图案143具有比第一封盖图案141高的介电常数和耐蚀刻性。因此，栅电极135的顶表面可以在各向异性刻蚀工艺期间被有效地保护而免受蚀刻损伤。
[0119]返回参考图4，接触CA可以形成在接触孔160中。每个接触CA可以包括导电柱CP和围绕导电柱CP的阻挡层BL。
[0120]图15A和15B是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图。图15A是沿图2的线1-疒和I1-1P截取的截面图，图15B是沿图2的线II1-1lP截取的截面图。在下面的说明中，先前参照7A至13A以及图7B至13B说明的元件可以由类似的或者相同的附图标记标识而不重复其重合的说明。
[0121]参照图2、15A和15B，在图2、1A和1B的所得结构上去除牺牲栅图案106以形成栅极沟槽TR。栅介电层134和栅电极135可以形成在栅极沟槽TR中。栅电极135的顶表面可以位于比沟槽TR的顶表面低的高度。第一封盖层147可以形成为覆盖栅电极135的顶表面并填充栅极沟槽TR的剩余部分。第一封盖层147可以利用物理气相沉积(PVD)或者化学气相沉积(CVD)技术以提供差的台阶覆盖的方式被沉积。例如，第一封盖层147可以通过等离子体增强CVD或者高密度等离子体CVD技术形成。PVD使用物理过程诸如加热或者溅射来产生材料的蒸气，然后该材料的蒸气被沉积在需要涂覆的物体上。
[0122]在一实施方式中，栅极沟槽TR的侧壁上以及栅电极135的顶表面上的第一封盖层147的厚度彼此不同，因为第一封盖层147以提供差的台阶覆盖的方式被沉积。因此，在第一封盖层147的沉积期间，由第一封盖层147围绕的气隙AG或者空隙可以形成在栅极沟槽TR中的至少一个内。
[0123]在一实施方式中，沉积在栅极沟槽TR的侧壁上的第一封盖层147具有第一厚度Tl，沉积在栅电极135的顶表面上的第一封盖层147具有第二厚度T2。在一示范实施方式中，第一厚度Tl大于第二厚度T2。如图5C所示，气隙AG的上部分具有第一宽度Wl，气隙AG的下部分具有第二宽度W2。在一实施方式中，第二宽度W2大于第一宽度Wl。因此，其宽度从上部分朝下部分逐渐地增加的气隙AG可以具有水滴形状。
[0124]返回参考图2、5A和5B，第一封盖层147被平坦化直到第一层间绝缘层150和栅间隔物的顶表面被暴露。因此，第一封盖图案141可以形成为覆盖栅电极135的顶表面。气隙AG可以形成在每个第一封盖图案141的内部。栅电极135和第一封盖图案141之间的寄生电容可以通过在第一封盖图案141内部形成气隙而减小。因此，RC延迟现象可以减轻。
[0125]第二层间绝缘层155可以形成在第一层间绝缘层150和第一封盖图案141上。接触孔160可以形成为穿过第二层间绝缘层155和第一层间绝缘层150并暴露源极/漏极区SD。接触CA可以形成在接触孔160中。
[0126]图16A和16B是示出根据本发明构思的示范实施方式的制造半导体器件的方法的截面图。图16A是沿图2的线1-疒和I1-1P截取的截面图，图16B是沿图2的线II1-1lP截取的截面图。在下面的说明中，先前参照7A至13A和图15A以及图7B至13B和图15B说明的元件可以由类似的或者相同的附图标记标识而不重复其重合的说明。
[0127]参照图16A和16B，通过使图2、15A和15B的所得结构上的第一封盖层147的上部分凹进在栅电极135上形成第一封盖图案141。第一封盖图案141的顶表面可以位于低于栅极沟槽TR的顶表面的高度。至少一个第一封盖图案141可以在内部包括气隙AP。
[0128]第二封盖图案143可以形成在第一封盖图案141上。第二封盖图案143可以完全地填充栅极沟槽TR的剩余部分。第一封盖图案141和第二封盖图案143可以构成封盖结构145。例如，第二封盖层149可以形成为覆盖第一封盖图案141。之后，第二封盖图案143可以通过在第二封盖层149上进行平坦化而形成。
[0129]返回参考图2、6A和6B，第二层间绝缘层155可以形成在第一层间绝缘层150和封盖结构145上。接触孔160可以形成为穿过第二层间绝缘层155和第一层间绝缘层150并暴露源极/漏极区SD ο接触CA可以形成在接触孔160中。
[0130]图17是示意性框图，其示出包括根据本发明构思的示范实施方式的半导体器件的电子系统的一不例。
[0131]参照图17，根据本发明构思的示范实施方式的电子系统1100包括控制器1110、输入/输出(I/O)单元1120、存储器件1130、接口单元1140和数据总线1150。控制器1110、1/0单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其传送的路径。
[0132]控制器1110可以包括以下中的至少一个:微处理器、数字信号处理器、微控制器或者其他类似的逻辑器件。I/o单元1120可以包括小型键盘、键盘或者显示单元。存储器件1130可以储存数据和/或命令。存储器件1130可以包括非易失性存储器件诸如快闪存储器件、相变存储器件和/或磁存储器件。此外，存储器件1130可以还包括易失性存储器件。在这种情况下，存储器件1130可以包括包含根据本发明构思的示范实施方式的半导体器件的静态随机存取存储器(SRAM)器件。接口单元1140可以发送电数据到通信网络或者可以从通信网络接收电数据。接口单元1140可以以无线或者有线方式工作。例如，接口单元1140可以包括用于无线通信的天线或者用于有线和/或无线通信的收发器。虽然附图中未示出，但是电子系统1100可以还包括充当用于改善控制器1110的操作的高速缓冲存储器(cachememory)的快速DRAM器件和/或快速SRAM器件。根据本发明构思的示范实施方式的半导体器件可以被提供作为控制器1110和/或I/O单元1120的一部分。
[0133]图18是框图，其示出包括根据本发明构思的示范实施方式的半导体器件的电子装置的配置。
[0134]参照图18，电子装置1200包括半导体芯片1210。半导体芯片1210包括处理器1211、嵌入存储器1213和高速缓冲存储器1215。
[0135]处理器1211可以包括一个或更多个处理器核心Cl-Cn。一个或更多个处理器核心Cl-Cn可以处理数据和信号。处理器核心Cl-Cn可以包括根据本发明构思的实施方式的半导体器件，例如参考图1示出的多个逻辑单元。
[0136]电子装置1200可以利用处理数据和信号来执行特定功能。处理器1211可以是应用处理器。
[0137]嵌入存储器1213可以与处理器1211交换第一数据DAT1。第一数据DATl可以是正由一个或更多个处理器核心Cl-Cn处理的或者将由一个或更多个处理器核心Cl-Cn处理的数据。嵌入存储器1213可以管理第一数据DATl。例如，嵌入存储器1213可以缓冲第一数据DATl。即，嵌入存储器1213可以作为处理器1211的缓冲存储器或者工作存储器工作。
[0138]根据本发明构思的一实施方式，电子装置1200可以被应用到可穿戴装置。
[0139]嵌入存储器1213可以是SRAMt3SRAM可以以比动态随机存取存储器(DRAM)更快的速度工作。当SRAM被嵌入半导体芯片1210时，电子装置1200可以具有小尺寸并可以高速工作。SRAM可以包括根据本发明构思的实施方式的半导体器件。
[0140]与一个或更多个处理器核心Cl至Cn通信的高速缓冲存储器1215可以安装在半导体芯片1210上。高速缓冲存储器1215可以存储缓存数据DATc。缓存数据DATc可以是被用一个或更多个处理器核心Cl至Cn处理的数据。高速缓冲存储器1215可以包括包含根据本发明构思的实施方式的半导体器件的SRAM。为便于理解，在图18中，高速缓冲存储器1215被示出为单独的部件。然而，本发明构思不限于此。例如，处理器1211可以被配置为包括高速缓冲存储器1215。
[0141]处理器1211、嵌入存储器1213和高速缓冲存储器1215可以基于各种接口协议传送数据。例如，处理器1211、嵌入存储器1213和高速缓冲存储器1215可以基于以下至少之一传送数据:通用串行总线(USB)、小型计算机系统接口(SCSI)、高速外部设备互连(PCI)、先进技术附件(ATA)、并行ATA(PATA)、串行ATA(SATA)、串行连接SCSI (SAS)、电子集成驱动器(IDE)和通用闪存(UFS)。
[0142]图19是根据本发明构思的示范实施方式的SRAM单元的电路图。该SRAM单元可以应用于图18中示出的嵌入存储器1213和/或高速缓冲存储器1215。
[0143]参照图19，SRAM单元包括第一上拉晶体管TU1、第一下拉晶体管TD1、第二上拉晶体管TU2、第二下拉晶体管TD2、第一存取晶体管TAl和第二存取晶体管TA2。第一和第二上拉晶体管TUl和TU2是PMOS晶体管，第一和第二下拉晶体管TDl和TD2是NMOS晶体管。
[0144]第一上拉晶体管TUl的第一源极/漏极和第一下拉晶体管TDl的第一源极/漏极连接到第一节点NI。第一上拉晶体管TUl的第二源极/漏极连接到电源线Vcc，第一下拉晶体管TDl的第二源极/漏极连接到地线Vss。第一上拉晶体管TUl的栅极和第一下拉晶体管TDl的栅极彼此电连接。因此，第一上拉晶体管TUl和第一下拉晶体管TDl可以构成第一反相器。第一上拉晶体管TUl和第一下拉晶体管TDl的彼此连接的栅极可以相应于第一反相器的输入，第一节点可以相应于第一反相器的输出。
[0145]第二上拉晶体管TU2的第一源极/漏极和第二下拉晶体管TD2的第一源极/漏极可以连接到第二节点N2。第二上拉晶体管TU2的第二源极/漏极可以连接到电源线Vcc，第二下拉晶体管TD2的第二源极/漏极可以连接到地线Vss。第二上拉晶体管TU2的栅极和第二下拉晶体管TD2的栅极可以彼此电连接。因此，第二上拉晶体管TU2和第二下拉晶体管TD2可以构成第二反相器。第二上拉晶体管TU2和第二下拉晶体管TD2的彼此连接的栅极可以相应于第二反相器的输入，第二节点可以相应于第二反相器的输出。
[0146]彼此联接的第一反相器和第二反相器可以构成锁存结构。即，第一上拉晶体管TUl和第一下拉晶体管TDl的栅极可以电连接到第二节点N2，第二上拉晶体管TU2和第二下拉晶体管TD2的栅极可以电连接到第一节点NI。第一存取晶体管TAl的第一源极/漏极可以连接到第一节点NI，第一存取晶体管TAl的第二源极/漏极可以连接到第一位线BLl。第二存取晶体管TA2的第一源极/漏极可以连接到第二节点N2，第二存取晶体管TA2的第二源极/漏极可以连接到第二位线BL2。第一存取晶体管TAl和第二存取晶体管TA2的栅极可以连接到字线WL。因此，根据本发明构思的实施方式的SRAM单元可以被实现。
[0147]图20至22是示出包括根据本发明构思的示范实施方式的半导体器件的多媒体装置的图。图17的电子系统1100和/或图18的电子装置1200可以应用于图20中示出的移动电话或者智能电话2000，可以应用于图21中示出的平板或者智能平板3000，可以应用于图22中示出的笔记本计算机4000。
[0148]虽然已经结合附图中示出的实施方式说明了本发明构思，但其不限于此。对本领域技术人员明显的是，可以对其进行各种替换、变型和变化而不背离本发明构思的范围和精神。
[0149]本申请要求于2015年4月14日在韩国知识产权局提交的韩国专利申请N0.10-2015-0052553的优先权，其公开通过引用全文合并于此。
【主权项】
1.一种半导体器件，包括: 衬底； 有源图案，其设置在所述衬底上； 栅电极，其与所述有源图案交叉；以及 封盖结构，其设置在所述栅电极上， 其中所述封盖结构包括顺序地层叠在所述栅电极上的第一封盖图案和第二封盖图案，以及 其中所述第二封盖图案完全地覆盖所述第一封盖图案的顶表面，所述第二封盖图案的介电常数大于所述第一封盖图案的介电常数。2.如权利要求1所述的半导体器件，其中所述第一封盖图案和所述第二封盖图案的侧壁彼此共面。3.如权利要求1所述的半导体器件，其中所述第一封盖图案和所述第二封盖图案具有平坦的顶表面。4.如权利要求1所述的半导体器件，其中所述第一封盖图案的宽度与所述第二封盖图案的宽度基本上相同。5.如权利要求1所述的半导体器件，其中所述第一封盖图案包括SiCN或S1CN，所述第二封盖图案包括SiN。6.如权利要求1所述的半导体器件，还包括: 栅间隔物，其设置在所述栅电极的彼此对立的侧壁上， 其中所述栅间隔物的顶表面与所述第二封盖图案的顶表面共面。7.如权利要求1所述的半导体器件，还包括: 源极区和漏极区，其形成在所述栅电极的两侧的所述有源图案上；以及接触，其设置在所述栅电极的两侧以被电连接到所述源极区和漏极区。8.如权利要求7所述的半导体器件，其中所述第二封盖图案的所述顶表面接触所述接触中的至少一个。9.如权利要求1所述的半导体器件，还包括: 器件隔离层，其在所述衬底上限定所述有源图案， 其中所述有源图案的上部分相对于所述器件隔离层向上突出，以及 其中所述栅电极与所述有源图案的所述上部分交叉并在所述器件隔离层上延伸。10.如权利要求1所述的半导体器件，还包括: 栅介电层，其设置在所述栅电极和所述有源图案之间， 其中所述栅介电层还沿所述栅电极的彼此对立的侧壁延伸并接触所述第一封盖图案的底表面。11.如权利要求1所述的半导体器件， 其中所述有源图案在平行于所述衬底的顶表面的第一方向上延伸， 其中所述栅电极和所述封盖结构在与所述第一方向交叉的第二方向上延伸，以及 其中当在平面图中观看时，所述栅电极重叠所述封盖结构。12.如权利要求1所述的半导体器件，其中所述第一封盖图案包括内部气隙。13.如权利要求12所述的半导体器件，其中所述气隙的下部宽度大于所述气隙的上部宽度。14.如权利要求12所述的半导体器件，其中所述气隙沿着所述栅电极在平行于所述衬底的顶表面的方向上延伸。15.—种半导体器件，包括: 衬底，其包括有源图案； 栅电极，其与所述有源图案交叉；以及 第一封盖图案，其覆盖所述栅电极的顶表面， 其中所述第一封盖图案包括内部气隙，所述气隙的下部宽度大于所述气隙的上部宽度。16.如权利要求15所述的半导体器件，其中当在平面图中观看时，所述气隙位于所述第一封盖图案的中心。17.如权利要求15所述的半导体器件，还包括: 第二封盖图案，其覆盖所述第一封盖图案的顶表面， 其中所述第二封盖图案的介电常数大于所述第一封盖图案的介电常数。18.如权利要求17所述的半导体器件，还包括: 在所述栅电极的彼此对立的侧壁上的栅间隔物， 其中所述栅间隔物覆盖所述第一封盖图案的彼此对立的侧壁和所述第二封盖图案的彼此对立的侧壁，所述第二封盖图案的顶表面与所述栅间隔物的顶表面共面。19.如权利要求15所述的半导体器件， 其中所述有源图案在平行于所述衬底的顶表面的第一方向上延伸， 其中所述栅电极和所述第一封盖图案在与所述第一方向交叉的第二方向上延伸，以及 其中位于所述第一封盖图案内部的所述气隙沿所述栅电极在所述第二方向上延伸。20.—种半导体器件，包括: 衬底，其包括有源图案； 器件隔离层，其限定所述有源图案； 栅电极，其与所述有源图案交叉；以及 第一封盖图案，其覆盖所述栅电极的顶表面， 其中所述有源图案的上部分相对于所述器件隔离层向上突出，以及 其中所述第一封盖图案包括气隙，所述气隙的下部宽度大于所述气隙的上部宽度。21.—种半导体器件，包括: 半导体衬底，其包括多个有源图案； 栅电极，其与所述有源图案交叉； 第一陶瓷层，其位于所述栅电极上；以及 第二陶瓷层，其位于所述第一陶瓷层上， 其中所述第二陶瓷层的介电常数大于所述第一陶瓷层的介电常数。22.如权利要求21所述的半导体器件，其中所述第二陶瓷层完全地覆盖所述第一陶瓷层的顶表面。23.如权利要求21所述的半导体器件，其中所述第一陶瓷层是SiCN或S1CN，所述第二陶瓷层是SiN。24.如权利要求21所述的半导体器件，其中气隙位于所述第一陶瓷层内。25.如权利要求24所述的半导体器件，其中所述气隙具有有第一宽度的第一部分和有第二宽度的第二部分，其中所述第二部分比所述第一部分更靠近所述衬底，所述第二宽度大于所述第一宽度。
【文档编号】H01L29/06GK106057804SQ201610228052
【公开日】2016年10月26日
【申请日】2016年4月13日 公开号201610228052.3, CN 106057804 A, CN 106057804A, CN 201610228052, CN-A-106057804, CN106057804 A, CN106057804A, CN201610228052, CN201610228052.3
【发明人】吕京奂, 朴省昱, 李承宰, 崔道永, 朴善钦, 尹泰应, 车东镐, 陈瑞宜
【申请人】三星电子株式会社