背照式全局曝光像素单元结构及制造方法

背照式全局曝光像素单元结构及制造方法
【专利摘要】本发明涉及一种背照式全局曝光像素单元结构及制造方法，像素单元结构包括位于上部的衬底和位于下部的介质结构，衬底中形成有多个光电二极管；介质结构中从上向下依次形成有传输管栅极多晶层、挡光块层和存储电容，挡光块层用于阻挡穿透所述光电二极管的光线。因此，本发明不仅可以避免入射光对信号存储电容中电荷信号的影响，增加存储电容的电容值，降低读出噪声，还可以增加像素单元中用于感光的光电二极管的面积，提高全局曝光像素单元的灵敏度，使图像传感器最终能得到高质量的图像。
【专利说明】
背照式全局曝光像素单元结构及制造方法
技术领域
[0001]本发明涉及图像传感器领域，特别涉及一种背照式全局曝光像素单元的结构及其制造方法。
【背景技术】
[0002]图像传感器是指将光信号转换为电信号的装置，通常大规模商用的图像传感器芯片包括电荷親合器件(Charge-coupled Device简称CCD)和互补金属氧化物半导体(Complementary Metal Oxide Semiconductor简称CMOS)图像传感器芯片两大类。
[0003]CMOS图像传感器和传统的CCD传感器相比具有的低功耗，低成本和与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)、手机摄像头、摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子、监控、生物技术和医学等领域也得到了广泛的应用。
[0004]CMOS图像传感器的像素单元是图像传感器实现感光的核心器件。最常用像素单元为包含一个光电二极管和多个晶体管的有源像素结构，这些器件中光电二极管是感光单元，实现对光线的收集和光电转换，其它的MOS晶体管是控制单元，主要实现对光电二极管的选中、复位、信号放大和读出的控制。
[0005]CMOS图像传感器按照入射光进入光电二极管的路径不同，可以分为前照式和背照式两种图像传感器，前照式图像传感器是指入射光从硅片正面进入光电二极管的图像传感器，而背照式图像传感器是指入射光从硅片背面进入光电二极管的图像传感器。
[0006]在CMOS图像传感器中像素单元的灵敏度直接和像素单元中光电二极管的面积占整个像素单元面积的比例成正比，我们把这个比例定义为填充因子。通常的前照式图像传感器由于光电二极管之间存在用于信号控制的多个晶体管，因此占用了大量的面积，通常CMOS图像传感器中像素单元的填充因子在20%到50%之间，这就意味着50%到80%的面积上的入射光是被屏蔽掉的，不能参与光电转换的过程，因而造成了入射光的损失和像素单元灵敏度的降低。同时，像素单元上面有后道金属互连和介质层覆盖，入射光需要穿过介质层才能到达光电二极管表面，从而造成了入射光的损耗和降低了器件的灵敏度。
[0007]为了提高CMOS图像传感器中光电二极管的面积和减少介质层对入射光的损耗，目前可以采用背照式CMOS图像传感器工艺，即入射光从硅片的背面进入光电二极管，减小了介质层对入射光的损耗，从而提高了像素单元的灵敏度。
[0008]在数码相机中，通常有两种快门控制方式:机械快门和电子快门。机械快门通过安装在CMOS图像传感器前面的机械件的开合来控制曝光时间；电子快门通过像素单元的时序控制来改变积分时间，从而达到控制曝光时间的目的。由于机械快门需要机械件，会占用数码相机的面积，因此不适用于便携式的数码相机，而且对于视频监控应用而言，由于通常是进行视频采集，因此一般采用电子快门控制曝光时间。电子快门又分为两种:卷帘式和全局曝光式。卷帘式电子快门每行之间的曝光时间是不一致的，在拍摄高速物体是容易造成拖影现象;全局曝光式电子快门的每一行在同一时间曝光，然后同时将电荷信号存储在像素单元的存储节点，最后将存储节点的信号逐行输出，由于所有行在同一时间进行曝光，所以不会造成拖影现象。
[0009]随着CMOS图像传感器在工业、车载、道路监控和高速相机中越来越广泛的应用，对于可以捕捉高速运动物体图像的图像传感器的需求进一步提高。为了监控高速物体，CMOS图像传感器需要使用全局曝光的像素单元，而全局曝光像素单元中的用于存储电荷信号的存储节点对于光源的寄生响应是一个非常重要的指标。在实际应用中，根据每个像素单元使用晶体管的数目，全局曝光像素单元有4T、5T、6T、8T和12T等，虽然各种像素单元中的晶体管数目不同，但它们对其中的存储电容的防漏光要求是相同的。
[0010]请参阅图1，图1所示的电路为一种8Τ全局曝光像素单元的电路结构示意图。如图1所示，以8Τ全局曝光像素单元为例，电荷存储节点I就是其中的MOS存储电容Cl，电荷存储节点2就是其中的MOS存储电容C2。存储节点I的光源寄生响应是指存储节点电容Cl对入射光的寄生响应，同样，存储节点2的光源寄生响应是指存储节点电容C2对入射光的寄生响应。
[0011]对于像素单元而言，入射到像素单元表面的光线如果入射到存储节点I和存储节点2上，存储节点电容Cl和存储节点电容C2在入射光的照射下也可以像光电二极管一样产生光电响应，由于入射光而在存储节点电容Cl和存储节点电容C2上产生的电荷会影响原来存储在上面的由光电二极管产生的电压信号，这就造成了信号的失真。
[0012]为了减小存储节点I和存储节点2的光源寄生响应，当采用前照式工艺时，存储节点电容Cl和存储节点电容C2上面可以使用完全不透光的金属隔离层来防止入射光线的影响，且由于后道介质和金属互连层较厚，即使是斜入射光也不能进入MOS存储电容的电荷存储区，因此，入射光不会造成电容上存储信号的失真。然而，在使用背照式工艺的全局曝光像素单元上入射光则可能会进入MOS存储电容的电荷存储区。
[0013]请参阅图2，图2为常规的使用背照式工艺的全局曝光像素单元截面图。CMOS工艺中的MOS存储电容包括MOS常规电容和MOS变容电容，MOS电容按照掺杂类型又可以分为N型和P型两种结构，以MOS变容电容为例，如图2所示，MOS存储电容是一个在P型硅衬底11上形成的两端器件，电容上极板16为N型多晶，电容下极板18为N型掺杂区，在上下极板之间是电容介质层17。从上向下看，依次为金属隔离层19、包含光电二极管12、传输管栅极多晶层13和MOS存储电容下极板18的硅衬底11、以及包含MOS存储电容上极板16、MOS存储电容介质层17和金属互连层14的介质结构15。
[0014]改为背照式以后，电容的下极板18的周边区域为硅衬底11，由于硅衬底11是透光的，有一定入射角度的入射光线10仅在用于像素单元之间防止串扰的金属隔离层19上被反射，有部分光线还是会通过硅衬底11入射到的MOS存储电容下极板18，这将影响MOS存储电容上存储的电荷信号。因此，业界需要一种在使用背照工艺的全局曝光像素单元中，防止斜入射光对MOS存储电容存储电荷产生影响的结构及其制作方法。
[0015]同时，本领域技术人员清楚，存储电容Cl和存储电容C2的电容值也直接影响全局曝光像素单元的读出噪声，存储电容Cl和存储电容C2的电容值越大则像素单元的读出噪声越小，其性能就越优异，常规的存储电容Cl和存储电容C2使用MOS存储电容，其电容值的大小和其面积成正比，但如果增加存储电容面积则需要减小光电二极管的感光面积，就会降低像素单元的灵敏度。如图2所示，MOS电容的下极板位于硅衬底中，为了保证像素单元的灵敏度，我们希望尽量增加感光区域即光电二极管的面积，然而，前照式MOS电容的面积受到光电二极管的限制，即MOS电容的电容值受到了限制，也就是无法有效减小像素单元的读出噪声。
[0016]因此，为了保证像素单元中光电二极管区域的感光面积，存储电容的面积受到限制。所以，在不影响光电二极管感光面积的条件下增加存储电容Cl和存储电容C2的电容值，是目前业界急需解决的难题。如果能够做到这一点，全局曝光像素单元则可以在不牺牲灵敏度的情况下降低读出噪声，且能提高性能。

【发明内容】

[0017]本发明的目的在于，提出一种背照式工艺的CMOS图像传感器全局曝光像素单元的结构和形成方法，其可以避免采用背照工艺时入射光对存储电容中电荷信号的影响，且可以增加存储电容的电容值和提高像素单元的灵敏度。
[0018]为实现上述目的，本发明的技术方案如下:
[0019]—种背照式全局曝光像素单元结构，像素单元结构包括位于上部的衬底和位于下部的介质结构，所述衬底中形成有多个光电二极管;所述介质结构中从上向下依次形成有传输管栅极多晶层、挡光块层和存储电容，所述挡光块层用于阻挡穿透所述光电二极管的光线。
[0020]优选地，所述介质结构中自上而下形成依次排列的挡光块层和N层金属互连层，所述N层金属互连层形成所述存储电容，其中，N为正整数。
[0021 ]优选地，所述介质结构中自上而下形成依次排列的M层金属互连层，其中，第一金属互连层同时作为挡光块层，其中，为大于等于2的正整数。
[0022]优选地，所述存储电容还包括MIM电容。
[0023]优选地，所述MIM电容的介质为高介电常数材料。
[0024]优选地，所述高介电常数材料为氮化硅。
[0025]优选地，衬底上方还包括金属隔离层;所述金属隔离层被分割为多个金属隔离块，分别位于所述光电二极管之间间隔的正上方。
[0026]优选地，所述金属隔离块的材料为铝或钨。
[0027]为实现上述目的，本发明还提供一种技术方案如下:
[0028]—种背照式全局曝光像素单元结构的制造方法，其包括如下步骤:
[0029]步骤S1:采用CMOS工艺，在衬底上形成多个光电二极管；
[0030]步骤S2:在所述介质结构中从上向下依次形成传输管栅极多晶层、挡光块层和存储电容;所述挡光块层用于阻挡穿透所述光电二极管的光线。
[0031 ] 优选地，在步骤S2后继续进行如下步骤:
[0032]步骤S3:通过研磨减薄所述衬底的厚度；
[0033]步骤S4:在减薄后的所述衬底上全片淀积金属层，然后通过光刻和刻蚀形成位于所述多个光电二极管之间间隔上方的金属隔离块。
[0034]从上述技术方案可以看出，本发明的背照式全局曝光像素单元结构及其制造方法，其既可以避免入射光对存储电容中电荷信号的影响，防止存储电容中信号的失真，又可以增加像素单元中光电二极管的感光面积，提高像素单元的灵敏度，而且还可以增加全局曝光像素单元的存储电容值，降低像素单元的读出噪声，同时本发明的结构可用于4T、5T、6T、8T和12T等各种需要使用信号存储电容的全局曝光像素单元结构中。
【附图说明】
[0035]图1所示的电路为一种8Τ全局曝光像素单元的电路结构示意图
[0036]图2为常规的使用背照式工艺的全局曝光像素单元截面图
[0037]图3为本发明背照式全局曝光像素单元的结构示意图
[0038]图4为本发明完成前道工艺制造的全局曝光像素单元截面的示意图
[0039]图5为本发明完成后道工艺制造的全局曝光像素单元截面的示意图
[0040]图6为本发明完成背面减薄工艺的全局曝光像素单元截面的示意图
【具体实施方式】
[0041]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
[0042]请参阅图3，图3为本发明背照式全局曝光像素单元的结构意图。如图所示，在本发明的实施例中，像素单元结构包括位于上部的衬底22和位于下部的介质结构24，衬底22中形成有多个光电二极管20;介质结构24中从上向下依次形成有传输管栅极多晶层26、挡光块层25和存储电容23，挡光块层25用于阻挡穿透光电二极管20的光线。
[0043]在本发明的实施例中，存储电容23可以全部在后道互连工艺形成，由于使用后道互连形成的存储电容23结构，因此，光电二极管20的感光区域可以增加至原来前照式MOS存储电容占据的位置，增加了像素单元的灵敏度。
[0044]在本发明的一些实施例中，介质结构24中自上而下可以形成依次排列的传输管栅极多晶层、挡光块层25和N层金属互连层，N层金属互连层形成存储电容23，其中，N为正整数。具体地，挡光块层25位于金属互连层的上层，且挡光块层25的材料不限定为金属，可采用任何有挡光效果的材料，只要能达到挡光效果即可。如果只有一层金属互连层(即N为I时)，存储电容23可以为该金属互连层形成的同层间电容。
[0045]在本发明的另外一些实施例中，介质结构24中自上而下形成依次排列的M层金属互连层，其中1至少为两层金属互连层(Μ大于等于2)。
[0046]第一金属互连层(最上面的金属互连层)同时作为挡光块层25。即挡光块层25可以位于第一金属互连层中，存储电容23的上下极板可以分布在第一至第M任何一层或多层金属互连层中。存储电容23可以包括:同层金属互连层形成的同层间电容和/或不同层金属互连层形成的层间电容。
[0047]从上述可以看出，由于使用背照式工艺，后道金属互连层数不受像素单元感光要求的限制，因此，可以根据像素单元的要求增加互连层数来增加电容值，例如，55nm工艺就可以使用九层金属互连层。
[0048]并且，对于通常的使用存储电容的全局像元而言，由于存储电容要占据一定的面积，同时又要保证光电二极管的感光面积，整个像素单元的尺寸不能太小，通常在3um到5um左右，而使用本发明提出的背照式全局曝光像素单元结构，由于存储电容使用后道互连结构形成，不占据感光面积。
[0049]因此，如果像素单元的尺寸可以缩小到Ium到2um左右，在同样的镜头尺寸下可以提高图像传感器的分辨率;而且可以通过增加后道互连的层数来增加电容值，保证了在像素单元面积较小的情况下，通过纵向电容的叠加来增加存储电容的电容值，可以保证像素单元有较低的读出噪声。
[0050]此外，存储电容23还可以包括MIM电容，M頂电容所需的两层金属可自由选择，既可以采用金属互连层，也可以不采用金属互连层，中间的介质也可以选择与介质结构相同的材料，也可以选择与介质结构不相同的材料，如选用高介电常数材料，例如，高介电常数材料为氮化硅电容更大，效果更佳。
[0051]下面以采用四层金属互连层来形成挡光块层和存储电容，挡光块层位于第一金属互连层中，且存储电容的上下极板分布在第一至第四金属互连层中为例来详细说明，其中，第一金属互连层、第二金属互连层、第三金属互连层和第四金属互连层为从上到下依次排列的四层金属互连层，第三金属互连层和第四金属互连层间还包括氮化钛层。
[0052]再请参阅图3，如图3所示，在该背照式全局曝光像素单元的截面图中，存储电容23中包括层间电容、同层间电容和高电容值的MIM电容。在本实施例中，采用背照式以后，由于位于光电二极管20和存储电容23间且与每一个光电二极管20相对应的挡光块层25中的挡光块，将进入存储电容23的斜入射光完全遮挡，避免了存储信号的失真。
[0053]在本实施例中，光电二极管的面积可以增大至原有前照式MOS存储电容的位置，增加了像素单元的感光面积，提高了灵敏度。同时，可以通过版图结构的设计，存储电容的层间电容和同层间电容的上下极板分布在第一金属互连层、第二金属互连层和第三金属互连层中，高电容值的M頂电容为由氮化钛层和第四金属层作为上下电极的电容。
[0054]具体地，第二金属互连层和第三金属互连层构成梳状的同层间电容结构，同时第一金属互连层和第二金属互连层、第二金属互连层和第三金属互连层之间又构成层间电容结构，氮化钛和第四金属互连层之间的高电容值的M頂电容，氮化钛和第四金属互连层之间的介质材料为高介电常数材料。
[0055]上述这些电容通过版图设计全部并联在一起，增加了全局曝光像素单元的存储电容值，降低了读出噪声。由于使用背照式工艺，后道金属互连层数不受像素单元感光要求的限制，完全可以根据像素单元的要求增加金属互连层数来增加存储电容的电容值。
[0056]在本实施例中，在包含多个光电二极管20的衬底22上方还可以包括金属隔离层21;金属隔离层21中包含多个金属隔离块，金属隔离层21中的金属隔离块分别位于光电二极管20之间间隔的正上方，金属隔离块的金属材料可以为金属铝或钨。
[0057]本发明还提供一种低噪声高灵敏度背照式全局曝光像素单元结构的制造方法，其具体包括如下步骤:
[0058]步骤S1:采用CMOS工艺，在衬底上形成用于全局曝光像素单元感光的多个光电二极管。请参阅图4，图4为本发明完成前道工艺制造的全局曝光像素单元截面的示意图。
[0059]步骤S2:在介质结构中从上向下依次形成传输管栅极多晶层、挡光块层和存储电容;挡光块层用于阻挡穿透光电二极管的光线。
[0060]请参阅图5，图5为本发明完成后道工艺制造的全局曝光像素单元截面的示意图。如图5所示，是以四层金属互连层为例(如图3所示)，通过使用CMOS后道互连工艺，形成金属互连结构和用于金属互连之间隔离的介质层结构。
[0061]步骤S3:通过研磨减薄所述衬底的厚度。
[0062]请参阅图6，图6为本发明完成背面减薄工艺的全局曝光像素单元截面的示意图。在进入背照式工艺的衬底减薄工艺中，可以采用研磨工艺将衬底的厚度从最初的700um至900um减薄到所需要的厚度。
[0063]通常减薄以后的衬底厚度在Ium至1um左右。如图6所示为将经过减薄的硅片倒置，使感光面即减薄后的衬底朝上的示意图。
[0064]步骤S4:在减薄后的衬底上全片淀积金属层，然后通过光刻和刻蚀形成位于多个光电二极管之间间隔上方的金属隔离块。淀积的金属材料通常采用金属铝或钨;最终完成的本发明背照式全局曝光像素单元的结构如图3所示。
[0065]综上所述，本发明提供一种CMOS图像传感器中使用的背照式全局曝光像素单元的结构和制造方法，其既可以避免入射光对信号存储电容中电荷信号的影响，增加存储电容的电容值，降低读出噪声，又可以增加像素单元中用于感光的光电二极管的面积，提高全局曝光像素单元的灵敏度，使图像传感器最终能得到高质量的图像。
[0066]以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【主权项】
1.一种背照式全局曝光像素单元结构，其特征在于，像素单元结构包括位于上部的衬底和位于下部的介质结构，所述衬底中形成有多个光电二极管;所述介质结构中从上向下依次形成有传输管栅极多晶层、挡光块层和存储电容，所述挡光块层用于阻挡穿透所述光电二极管的光线。2.根据权利要求1所述的背照式全局曝光像素单元结构，其特征在于，所述介质结构中自上而下形成依次排列的挡光块层和N层金属互连层，所述N层金属互连层形成所述存储电容，其中，N为正整数。3.根据权利要求1所述的背照式全局曝光像素单元结构，其特征在于，所述介质结构中自上而下形成依次排列的M层金属互连层，其中第一金属互连层同时作为挡光块层，其中M为大于等于2的正整数。4.根据权利要求1所述的背照式全局曝光像素单元结构，其特征在于，所述存储电容还包括M頂电容。5.根据权利要求4所述的背照式全局曝光像素单元结构，其特征在于，所述MIM电容的介质为高介电常数材料。6.根据权利要求5所述的背照式全局曝光像素单元结构，其特征在于，所述高介电常数材料为氮化硅。7.根据权利要求1?6所述的背照式全局曝光像素单元结构，其特征在于，衬底上方还包括金属隔离层;所述金属隔离层被分割为多个金属隔离块，分别位于所述光电二极管之间间隔的正上方。8.根据权利要求7所述的低噪声高灵敏度背照式全局曝光像素单元结构，其特征在于，所述金属隔离块的材料为铝或钨。9.一种权利要求1所述的背照式全局曝光像素单元结构的制造方法，其特征在于，包括如下步骤: 步骤SI:采用CMOS工艺，在衬底上形成多个光电二极管； 步骤S2:在所述介质结构中从上向下依次形成传输管栅极多晶层、挡光块层和存储电容;所述挡光块层用于阻挡穿透所述光电二极管的光线。10.根据权利要求9所述的制造方法，其特征在于，在步骤S2后继续进行如下步骤: 步骤S3:通过研磨减薄所述衬底的厚度； 步骤S4:在减薄后的所述衬底上全片淀积金属层，然后通过光刻和刻蚀形成位于所述多个光电二极管之间间隔上方的金属隔离块。
【文档编号】H01L27/146GK106098714SQ201610398576
【公开日】2016年11月9日
【申请日】2016年6月7日
【发明人】顾学强, 赵宇航, 周伟
【申请人】上海集成电路研发中心有限公司, 成都微光集电科技有限公司