集成电路的制作方法
【专利摘要】本公开涉及一种集成电路，包括SOI类型的衬底，包括位于埋设绝缘层之上的半导体膜，所述埋设绝缘层自身位于支撑衬底之上，所述半导体膜包括第一区域，位于所述半导体膜的第一区域之上的形成第一MOS晶体管的栅极区域和第一虚设栅极区域的第一图案，所述半导体膜的所述第一区域包括相互间隔开的两个畴域，所述间隔由至少一种绝缘材料填充并且位于在所述支撑衬底的区域之上的两个虚设栅极区域之间而不具有绝缘沟槽。
【专利说明】
集成电路
技术领域
[0001]本实用新型的实施方式和实施例涉及集成电路，并且更特别地涉及制造在本领域人员已知为缩写“SOI”的绝缘体上硅类型的衬底上、特别是本领域技术人员已知缩写“FDS0I”的全耗尽绝缘体上硅类型的衬底上的例如相同导电类型的晶体管之间的电绝缘。
【背景技术】
[0002]绝缘体上硅类型的衬底通常包括均匀厚度的例如硅或硅合金的半导体膜，位于通常称作缩写“BOX”(埋设氧化物)的埋设绝缘层上，埋设绝缘层自身位于例如半导体沉箱(caisson)的支撑衬底之上。
[coos]在rosoi技术中，通常非常薄(几个纳米厚)的半导体膜全耗尽，这确保了良好的静电控制。
[0004]当前，为了在这些晶体管之间制造绝缘，在制造晶体管之前在衬底中并且更特别地在半导体膜中制造通常称作缩写“STI”(浅沟槽隔离)的浅沟槽，以便于在半导体膜中形成相互电绝缘、并旨在用于容纳通常相同导电类型的所述晶体管的至少两个畴域(domain)。
[0005]然而，因为更特别地用于绝缘相同导电类型晶体管的有源区域(对应于半导体膜的所述畴域)之间的间距因为技术精细化而变得越来越小，通过光刻制造这些沟槽变得复杂O
【实用新型内容】
[0006]根据一个实施方式，提出了以完全不同方式、并且以与现有CMOS制造方法兼容的方式制造该绝缘。
[0007]根据本公开的第一方面，提供一种集成电路，包括SOI类型的衬底(I)，包括位于埋设绝缘层(11)之上的半导体膜(12)，所述埋设绝缘层自身位于支撑衬底(10)之上，所述半导体膜(12)包括第一区域(Zl)，位于所述半导体膜(12)的第一区域(Zl)之上的形成第一MOS晶体管的栅极区域和第一虚设栅极区域的第一图案(21)，所述半导体膜的所述第一区域(Zl)包括相互间隔开的两个畴域(dl，d2)，所述间隔(7)由至少一种绝缘材料(9)填充并且位于在所述支撑衬底(10)的区域之上的两个虚设栅极区域(240，241)之间而不具有绝缘沟槽。
[0008]可选地，包括至少一个第一金属化层，由一部分位于所述间隔(7)中的绝缘区域
[9]与半导体膜分隔。
[0009]可选地，所述第一晶体管是相同的第一导电类型的晶体管。
[0010]可选地，所述半导体膜(12)包括与所述第一区域(Zl)电绝缘的第二区域(Z2)，支撑第二导电类型的第二晶体管。
[0011]可选地，所述半导体膜是硅或全耗尽硅合金的膜。
【附图说明】
[0012]通过研习非限定性的实施方式和实施例的详细说明以及附图将使得本实用新型的其他优点和特征变得明显，其中:
[0013]图1部分地示出了包括FDSOI类型的衬底的半导体晶片；
[0014]图2示意性示出了根据一个实施例的采用树脂掩模覆盖第一区域；
[0015]图3示意性示出了根据一个实施例的在整个晶片之上沉积第二绝缘层；
[0016]图4示意性示出了根据一个实施例的根据传统方法执行整个晶片各向异性刻蚀；
[0017]图5示意性示出了根据一个实施例的执行保护层的全晶片沉积；
[0018]图6示意性示出了根据一个实施例的执行保护层的全晶片沉积；
[0019]图7示意性示出了根据一个实施例的执行传统的硅化;以及
[0020]图8示意性示出了根据一个实施例的全晶片沉积预金属介电质类型的绝缘材料的层。
【具体实施方式】
[0021]图1部分地示出了包括rosoi类型的衬底I的半导体晶片，包括支撑衬底10、埋设绝缘层11和半导体膜12。半导体膜12可以包括硅或硅合金。传统地制造绝缘沟槽4，其将半导体膜分割为两个区域Zl和Z2。
[0022]在第一区域Zl中，目的在于制造第一导电类型的晶体管，例如PMOS晶体管。在第二区域Z2中，目的在于制造第二导电类型的晶体管，例如NMOS晶体管。
[0023]此外，目的例如在于在区域Zl中制造在两组PMOS晶体管之间的局部绝缘。
[0024]在半导体膜上已经形成了氧化物层20之后，沉积栅极材料21的层作为固体晶片，其被传统地刻蚀以便于获得一组均匀间隔的图案21。这些图案的一些将形成晶体管的绝缘栅极区域，其他将形成虚设栅极区域。所述图案之间的均匀间隔促进了栅极材料层的光刻刻蚀。
[0025]在制造所述图案之后，沉积例如氮化硅(SiN)的绝缘层22作为固体晶片，以便于覆盖图案21以及半导体膜12位于图案之间的部分。
[0026]因此，如图2中所示，采用树脂掩模50覆盖所述第一区域ZI，树脂掩模在各向异性刻蚀的下一步骤期间将保护位于所述区域Zl中的所述绝缘层22。
[0027]随后根据氮化物层(22)的传统方法执行所述绝缘层的各向异性刻蚀以便于剥离在第二区域Z2的图案之间的半导体膜12。
[0028]接着，在已经移除树脂掩模50之后，在第二区域Z2的位于栅极区域21之间的区域上执行N类型材料的本质上传统和已知的第一外延，以便于制造所述NMOS晶体管的抬升源极和漏极区域61。
[0029]应该在此注意，第一绝缘层22使其无法在区域Zl的图案之间外延材料。
[0030]随后，如图3中所示，在整个晶片之上沉积例如氮化硅(SiN)的第二绝缘层23。
[0031]将在两个虚设栅极区域240和241之间的子区域ZlO中执行在PMOS晶体管之间局部绝缘的制造。
[0032]为此，使用传统光刻以在子区域ZlO中制造树脂块体51，其将保护绝缘层位于半导体膜12之上的部分220和230。
[0033]此外，该树脂块体重叠在所述虚设栅极区域240和241之上;例如40纳米量级宽度L的该块体的制造从光刻角度看比在子区域ZlO中绝缘沟槽的制造更少约束，因为宽度L大于该沟槽的宽度。
[0034]除了该树脂块体之外，在区域Z2中也通过光刻制造第二树脂块体52。
[0035]随后以传统和各向异性方式刻蚀第一和第二绝缘层22和23以便于在并未由所述树脂块体51和52所保护的区域中剥离半导体膜。
[0036]接着移除所述树脂块体51和52，并且随后在第一区域Zl位于图案21之间的区域上执行P类型的第二传统外延，以便于形成PMOS晶体管的抬升源极和漏极区域62。然而，因为由绝缘层的部分220和230保护了半导体膜的子区域Z10，因此在该区域中将不存在外延。
[0037]随后如图4中所示根据传统方法执行整个晶片各向异性刻蚀，以便于刻蚀绝缘层22和23的部分220和230，并且接着刻蚀半导体膜12向下直至埋设绝缘层11。在该刻蚀期间，消耗了外延区域61和62的一部分。
[0038]因此，所述第一区域Zl分隔为两个畴域dl和d2。这两个畴域dl和d2之间的间隔7将由至少一个绝缘材料填充，如以下所见。
[0039]如图5中所示，执行例如氧化硅层的保护层25的全晶片沉积。随后根据传统各向异性方法刻蚀所述层，以便于仅保留所述氧化硅层的垂直区域25。
[0040]所述垂直区域的目的是在下一个刻蚀步骤期间针对栅极区域21保护氮化硅的间隔物22和23。
[0041]接着全晶片沉积(图6)例如氮化硅(SiN)的保护层26，本领域已知术语为SIPR0T，以便于保护集成电路不必被硅化的元件(为了简明目的在图中并未展示所述元件)。
[0042]在掩蔽之后，随后根据传统方法在待硅化的区域中执行所述保护层26的各向异性刻蚀。
[0043]接着，如图7中所述，执行传统的硅化以便于在图案21顶部上的外延区域61和62上形成金属娃化物3。
[0044]随后，如图8中所示，全晶片沉积PMD(预金属介电质)类型的绝缘材料9的层以便于将部件与集成电路的第一金属化层Ml绝缘。显然，在制造金属层Ml的迹线之前，将以传统方式在绝缘区域9中制造例如钨的电接触，以将有源区域(源极和/或漏极和/或栅极)链接至这些迹线。
[0045]特别地，绝缘材料9填充位于区域ZI的两个畴域d I和d2之间的间隔7。因此在包括PMOS晶体管的畴域d I和d2之间完成了电绝缘。
[0046]最终获得了包括SOI类型衬底I的集成电路1C，包括位于埋设绝缘层11之上的半导体膜12，埋设绝缘层自身位于支撑衬底10上。半导体膜分隔为两个区域:包括PMOS晶体管的区域Zl和包括NMOS晶体管的区域Z2;第一区域Zl分隔为两个子区域dl和d2，由形成了PMD绝缘层9 一部分的至少一个绝缘材料填充两个畴域之间的间隔7。
[0047]此外，间隔7位于支撑结构不具有任何绝缘沟槽的区域之上的虚设栅极区域240和241之间。
【主权项】
1.一种集成电路，其特征在于，包括SOI类型的衬底(I)，包括位于埋设绝缘层(11)之上的半导体膜(12)，所述埋设绝缘层自身位于支撑衬底(10)之上，所述半导体膜(12)包括第一区域(Zl)，位于所述半导体膜(12)的第一区域(Zl)之上的形成第一MOS晶体管的栅极区域和第一虚设栅极区域的第一图案(21)，所述半导体膜的所述第一区域(Zl)包括相互间隔开的两个畴域(dl，d2)，所述间隔(7)由至少一种绝缘材料(9)填充并且位于在所述支撑衬底(10)的区域之上的两个虚设栅极区域(240，241)之间而不具有绝缘沟槽。2.根据权利要求1所述的集成电路，其特征在于，包括至少一个第一金属化层，由一部分位于所述间隔(7)中的绝缘材料(9)与半导体膜分隔。3.根据权利要求1或2所述的集成电路，其特征在于，所述第一MOS晶体管是相同的第一导电类型的晶体管。4.根据权利要求1或2所述的集成电路，其特征在于，所述半导体膜(12)包括与所述第一区域(Zl)电绝缘的第二区域(Z2)，支撑第二导电类型的第二晶体管。5.根据权利要求1或2所述的集成电路，其特征在于，所述半导体膜是硅或全耗尽硅合金的膜。
【文档编号】H01L27/12GK205542782SQ201520976019
【公开日】2016年8月31日
【申请日】2015年11月30日
【发明人】E·珀林
【申请人】意法半导体(克洛尔2)公司