专利名称：具有可调节设计窗口的esd保护器件的制作方法
技术领域：
本发明涉及集成电路领域，更具体地，涉及一种ESD保护器件。
背景技术：
在集成电路的制造和使用中，静电放电(ESD)是众所周知的问题。传统上，晶体管具有较薄的氧化物和绝缘层，该氧化物和绝缘层可能会由于静电放电而损坏，这样，就需要特别注意保护集成电路免受ESD现象所造成的损坏。各种器件可以用作ESD器件。例如，电阻器电容器-金属氧化物半导体(RC-MOS) 器件广泛用作ESD保护的目的。在ESD现象发生期间，RC-MOS器件偏压，从而使得ESD电流由RC-MOS器件中的MOS晶体管分流，其中，MOS晶体管工作在有效MOS导通模式。当没有ESD瞬时现象发生时，在标准运行期间，MOS器件截止。许多配制适合于调节RC-MOS器件的性能，比如时序、升高偏置(boosted bias)、误触发防范能力等等。然而，基于RC-M0S 器件的ESD器件的设计不够简单，并且需要消耗较大的芯片面积。另外，RC-MOS器件可能会由于电源的波动而错误地触发。击穿式器件，比如MOS晶体管、双极结式晶体管(BJT)、和可控硅整流器(SCR)还用作ESD器件，这是由于其It2电流较高。It2电流是ESD器件在ESD现象期间载流能力的指标。因此，形成击穿式器件所需要的芯片面积较小，并且对应的漏电流较小。例如，传统 ESD器件可以由BJT形成，该BJT包括高电压η阱(HVNW)区域、基极拾起(pick-up)区域 (N+区域)、集电极(P+区域)、和发射极(P+区域)，其中，基极拾起、集电极、发射极形成在 HVNW区域上方，并且与该HVNW区域相接触。基极拾起区域和HVNW区域形成BJT的基极。然而，传统上，击穿式器件固定了设计窗口，该设计窗口是通过ESD器件的保持电压和触发电压限定出的窗口。设计窗口通过工艺环境确定，并且难以进行调节。例如，示例性BJT器件可以用来保护VDD小于15V且击穿电压大于20V的电路。然而，这种BJT器件无法用来保护VDD为16V的电路且击穿电压为21V的电路。这种固定的设计窗口对于具有多个需要不同保持电压和触发电压的电路的芯片来说有一些问题。
发明内容
为了解决现有技术所存在的问题，根据本发明的一个方面，提供了一种器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括第一高电压阱(HVW)区域，为第一导电类型；第一重掺杂区域，位于所述第一 HVW区域上方，为第二导电类型，所述第二导电类型与所述第一导电类型相反；第一掺杂区域，为第一导电类型，接触所述第一掺杂区域和所述第一 HVW区域，其中，所述第一掺杂区域处于所述第一重掺杂区域下方，并且处于所述第一 HVW区域上方，其中，所述第一掺杂区域的第一杂质浓度高于所述HVW区域的第二杂质浓度，并且低于所述第一重掺杂区域的第三杂质浓度；第二重掺杂区域，位于所述第一 HVW 区域上方，为第二导电类型；以及第三重掺杂区域，位于所述第一 HVW区域上方并且接触所述第一 HVW区域，为第一导电类型。在该器件进一步包括第二掺杂区域，为第二导电类型，接触所述第二重掺杂区域和所述第一 HVW区域，其中，所述第二重掺杂区域位于所述第二重掺杂区域下方和所述第
一HVff区域上方，并且，其中，所述第二重掺杂区域的杂质浓度高于所述第二杂质浓度，并且低于所述第二重掺杂区域的杂质浓度，其中，所述第一掺杂区域和所述第二掺杂区域通过所述第一 HVW区域的部分相互间隔开，并且，其中，所述第一掺杂区域的侧边和所述第二掺杂区域的侧边接触所述第一 HVW区域的部分的侧边。在该器件中，所述第一重掺杂区域电连接到VDD电源线，所述第二重掺杂区域电连接到VSS电源线；或者所述第一重掺杂区域和所述第二重掺杂区域分别电连接到第一输入/输出焊盘和第二输入/输出焊盘；或者所述HVW区域和所述第一掺杂区域形成界面，所述界面基本上垂直于半导体基板的主表面，并且，其中，所述半导体基板位于所述ESD器件的下方。 在该器件中，所述第一导电类型是Π-型，所述第二导电类型是P-型；或者所述第一导电类型是P-型，所述第二导电类型是η-型；或者所述第三重掺杂区域形成第一环，所述第一环围绕所述第一重掺杂区域和所述第二重掺杂区域，其中，所述器件进一步包括第
二HVW区域，所述第二 HVW区域形成第二环，所述第二环围绕所述第一环和所述第一 HVW区域，并且，其中，所述第二 HVW区域为所述第二导电类型。根据本发明的另一方面，还提供了一种器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括双极结式晶体管(BJT)，其中，所述BJT包括高电压N-阱(HVNW)区域，形成所述BJT的基极的部分；发射极，位于所述HVNW区域上方；第一掺杂区域，为η-型， 接触所述发射极和所述HVNW区域，其中，所述第一掺杂区域位于所述发射极下方和所述 HVNW区域上方；集电极，位于所述HVNW区域上方，其中，所述发射极和所述集电极处于基本相同的平面；以及基极拾起区域，位于所述HVNW区域上方，并且接触所述HVNW区域。在该器件中，所述第一掺杂区域的杂质浓度高于所述HVNW区域的杂质浓度，并且低于所述发射极的杂质浓度；或者所述第一掺杂区域的水平尺寸基本上等于或者小于所述发射极的相应水平尺寸；或者所述第一重掺杂区域和所述第二重掺杂区域分别电连接到 VDD电源线和VSS电源线，或者，所述第一重掺杂区域和所述第二重掺杂区域分别电连接到第一输入/输出焊盘和所述第二输入/输出焊盘。该器件进一步包括隔离区域，位于所述集电极和所述发射极之间，并且接触所述集电极和所述发射极，其中，所述第一掺杂区域延伸到所述隔离区域的下方，并且在垂直方向上重叠所述隔离区域的部分；或者第二掺杂区域，为P-型，位于所述集电极和所述HVNW 区域之间，并且接触所述集电极和所述HVNW区域，其中，所述第二掺杂区域的杂质浓度低于所述集电极的杂质浓度，并且高于所述HVNW区域的杂质浓度，并且，其中，所述第一掺杂区域和所述第二掺杂区域都包括侧边，所述侧边彼此相向，并且通过所述HVNW区域的部分相互间隔开。根据本发明的另一方面，还提供了一种器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括双极结式晶体管(BJT)，其中，所述BJT包括高电压P-阱(HVPW)区域，形成所述BJT的基极的部分；发射极，位于所述HVPW区域上方；第一掺杂区域，为ρ-型， 接触所述发射极和所述HVPW区域，其中，所述第一掺杂区域位于所述发射极下方和所述 HVPff区域上方；集电极，位于所述HVPW区域上方，其中，所述发射极和所述集电极处于基本相同的平面；以及基极拾起区域，位于所述HVPW区域上方，并且接触所述HVPW区域。在该器件中，所述第一掺杂区域的杂质浓度高于所述HVPW区域的杂质浓度，并且低于所述发射极的杂质浓度；或者所述第一重掺杂区域和所述第二重掺杂区域分别电连接到VDD电源线和VSS电源线，或者，所述第一重掺杂区域和所述第二重掺杂区域分别电连接到第一输入/输出焊盘和所述第二输入/输出焊盘。该器件进一步包括隔离区域，位于所述集电极和所述发射极之间，并且接触所述集电极和所述发射极，其中，所述第一掺杂区域延伸到所述隔离区域的部分的下方，并且在垂直方向上重叠所述隔离区域的部分；或者第二掺杂区域，为η-型，位于所述集电极和所述HVPW区域之间，并且接触所述集电极和所述HVPW区域，其中，所述第二掺杂区域的杂质浓度高于所述集电极的杂质浓度，并且低于所述HVPW区域的杂质浓度，并且，其中，所述第一掺杂区域和所述第二掺杂区域都包括侧边，所述侧边彼此相向，并且所述第一掺杂区域和所述第二掺杂区域通过所述HVPW区域的部分相互间隔开。
为了更全面地理解本实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中图IA到图IC示出了根据各个实施例的包括双极结式晶体管(BJT)的静电放电 (ESD)器件的横截面图；图2示出了包括BJT器件的示例性ESD器件的俯视图；图3示出了以集电极和发射极下方的中掺杂区域之间的间隔为函数的ESD器件的触发电压；图4示意性示出了 ESD器件的设计窗口 ；以及图5示出了根据各种可选实施例的ESD器件的横截面图，其中，ESD器件包括NPN BJT。
具体实施例方式下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制实施例的范围。根据实施例，提供了一种新式静电放电(ESD)器件，包括双极结式晶体管(BJT)。 然后，论述了该实施例的变化和运行。在各个附图和所示实施例中，相似的参考标号表示相似的部件。图IA示出了根据实施例的ESD器件30的横截面图，其中，ESD器件30包括PNP BJT 52。ESD器件30形成在基板20上方。在实施例中，基板20是半导体基板，该半导体基板可以是硅基板、碳化硅基板等等。基板20可以轻掺杂有ρ型杂质(因此，有时可以称为P-基板)，然而，基板20也可以掺杂有η-型杂质。可选地，η-型埋层(NBL)22可以形成在基板20上方。NBL 22的杂质浓度高于基板20的杂质浓度。高电压P阱(HVPW) 24和高电压N阱(HVNW) 26形成在基板20上方，并且可选地， 还形成在NBL或者深N阱(DNW) 22上方。在示例性实施例中，NVPW 24的净ρ-型杂质浓度处于大约1015/cm3到大约IO1Vcm3之间，和/或NVNW 26的净n_型杂质浓度处于大约IO15/ cm3到大约IO1Vcm3之间。本领域普通技术人员可以了解，在整个描述中所列举的值都是示例，这些值在不同的实施例中可以改变。BJT器件30包括基极拾起(pick-up)区域32、集电极34和发射极36，该基极拾起区域32是重掺杂η-型区域，该集电极34和发射极36是重掺杂ρ-型区域。在所描述的实施例中，术语“重掺杂”表示杂质浓度高于大约1019/cm3。然而，本领域普通技术人员将会了解，重掺杂是专门术语，取决于具体器件类型、技术发展阶段、最小元件尺寸等等。因此， 该术语针对所评价的技术而进行解释，并不限于所描述的实施例。集电极34和发射极36 可以同时形成，并且，因此，可以形成在相同平面，具有相同浓度，并且可以向下延伸到基本相同的深度。基极拾起区域32、集电极34、和发射极36相互之间可以间隔有隔离区域40， 该隔离区域40可以是浅沟道隔离(STI)区域。HVPW M可以形成环，该环包围BJT 52 (还可以参考图2)，并且该HVPW M可以将BJT 52与外部器件电隔离。P-型环42可以形成在 HVPff 24的顶面，该P-型环42可以是重掺杂ρ-型区域。N-区域(中掺杂η-型区域)44形成在发射极36下方，其中，N-区域44的至少一部分与发射极36的至少一部分在垂直方向上重叠，也可以与发射极36的全部在垂直方向上重叠。而且，N-区域44的顶面接触发射极36的底面。N-区域44可以延伸到邻近的STI 区域40的一部分的正下方，也可以不延伸到邻近的STI区域40的一部分的正下方，并且与邻近的STI区域40的一部分重叠。N-区域44的净η-型杂质浓度高于HVNW 26的η-型杂质浓度。在示例性实施例中，N-区域44中的η-型杂质浓度与HVNW 26的杂质浓度的比率大于大约5，或者大于大约10、20，或者甚至大于大约100。而且，N-区域44的η-型杂质浓度低于发射极36和集电极34的杂质浓度。在示例性实施例中，N-区域44的杂质浓度与发射极36的杂质浓度的比率小于大约1/5，或者小于大约1/10、1/20，或者甚至小于大约 1/100。HVNW沈包括区域沈々，该区域26Α具有侧边，该侧边与N-区域44的侧边形成界面 48,N-区域44的杂质浓度还高于区域26Α的掺杂浓度。界面48可以基本上垂直于基板20 的主表面，比如表面20Α。可选地，P-区域(中掺杂ρ-型区域)46形成在集电极34下方，其中，P-区域46 的至少一部分与发射极36的至少一部分在垂直方向上重叠，还可能与发射极36的全部在垂直方向上重叠。P-区域46可以将HVNW 26与集电极34分隔开。而且，P-区域46的顶面接触集电极；34的底面。N-区域44和P-区域46可以为基本上相同的平面。P-区域46 可以延伸到邻近的STI区域40的正下方，也可以不延伸到邻近的STI区域40的正下方。 P-区域46的净η-型杂质浓度高于HVNW 26的η-型杂质浓度。在示例性实施例中，P-区域46中的ρ-型杂质浓度与HVNW 26的η-型杂质浓度的比率大于大约5，或者大于大约10、 20，或者甚至大于大约100。而且，P-区域46的ρ-型杂质浓度低于集电极34和发射极36 的杂质浓度。在示例性实施例中，P-区域46中的ρ-型杂质浓度与集电极34的杂质浓度的比率小于大约1/5，或者小于大约1/10、1/20，或者甚至小于大约1/100。HVNW沈包括区域26A,该区域26A具有侧边，该侧边与P-区域46的侧边形成界面50，P-区域46的杂质浓度还高于HVNW 26的区域2&k的杂质浓度。界面50可以基本上垂直于基板20的主表面，比如表面20A。界面48和界面50之间的水平间隔S影响着ESD器件30的性能，其中，在平行于基板20的主表面(比如表面20A)的方向上测量出间隔S。图3示出了显示出ESD器件30 的触发电压Vtl和间隔S的关系的仿真结果。当电压处于触发电压Vtl时，ESD器件30击穿，从而传导(ConduCt)ESD电流。可以发现，随着间隔S增大，触发电压Vtl增大。尽管没有示出，但是ESD器件30的保持电压的趋势与触发电压Vtl的趋势类似，随着间隔S增大， 保持电压增大。图4示出了保持电压Vh和触发电压Vtl的示意图。根据图3，ESD器件增大间隔S 会导致对应的设计窗口(保持电压Vh和触发电压Vtl之间的窗口)转变到较高电压，ESD 器件减小间隔S会导致对应设计窗口转变到较低电压。如果相同芯片中的两个电路需要不同的设计窗口，以适合于相应内部电路的不同电源电压VDD和不同击穿电压，然后，两个 ESD器件30才可以形成在相同芯片上，其中，两个ESD器件的间隔S要调节为不同值。可以通过注入到HVNW沈中形成N-区域44。而且，该N-区域44可以与相同芯片中的其他器件的N-区域(比如低电压器件的N-区域)同时形成。还可以通过注入到HVNW 26而形成P-区域46，并且，该P-区域46可以与相同芯片中的其他器件的P-区域(比如低电压器件的P-区域)同时形成。因此，形成N-区域44和P-区域46不需要附加工艺步骤和额外成本。在图IA中，N-区域44和P-区域46延伸到邻近的STI区域40的正下方。因此， N-区域44和P-区域46的水平尺寸Wl和W2大于相应上覆的发射极36和集电极34的相应尺寸W3和W4。图IB和图IC示出了可选实施例。在图IB中，N-区域44和P-区域46 的边缘与相应发射极36和集电极34的侧边对齐。因此，N-区域44和P-区域46的水平尺寸Wl和W2基本上等于相应上覆的发射极36和集电极34的相应尺寸W3和W4。在图1C， N-区域44和P-区域46的水平尺寸Wl和W2小于相应上覆的发射极36和集电极34的相应尺寸W3和W4。因此，N-区域44和P-区域46在垂直方向上与相应发射极36和集电极 34的部分(但不是全部)重叠。ESD器件30通过俯视可以具有不同的各种设计。例如，图2A示出了根据实施例的俯视图。相同ESD器件的集电极34(这些集电极彼此互连)和发射极36(这些发射极彼此互连)形成平行的条状，置于可选图案中，在该示例性实施例中，靠近基极32的最外面的条状为集电极34，基极拾起区域32形成环，该环围绕集电极条状34和发射极条状36。在可选实施例中，如图2B所示，靠近基极32的最外面的条状为发射极36。最外面的条状为集电极34的实施例的性能可以基本上与最外面的条状为发射极36的实施例类似。而且，HVPff M可以形成另一环，该环围绕基极拾起区域32。在可选实施例(未示出)中，集电极34可以形成环，该环围绕发射极36，或者发射极36可以形成环，该环围绕集电极34，基极拾起区域32可以形成另一环，该环围绕由集电极34或发射极36所形成的环。另外，HVNW^可以由HVPW M所形成的环围绕。再次参考图IA到图1C，因为ESD器件30作为功率ESD钳位器，发射极36可以连接到第一电源线，比如VDD电源线(示为102)，集电极34可以连接到第二电源线，比如VSS线(示为104)。第一电源线102的电压电平高于第二电源线104的电压电平。因为ESD器件30作为下拉ESD钳位器，发射极36可以连接到输入/输出焊盘，该输入/输出焊盘还示意性地图示为102，并且集电结34可以连接到电源线，例如，VSS线，该电源线示为节点104。 因为ESD器件30作为上拉ESD钳位器，发射极36可以连接到电源线，例如，VSS线，该电源线还示意性地图示为102，并且集电结34可以连接到输入/输出焊盘，该输入/输出焊盘示为节点104。尽管优选实施例提供了形成包含PNP BJT的ESD器件的方法，但是，本领域普通技术人员将会了解，很容易利用本发明所提供的这种教导来形成包含NPN BJT的ESD器件，其中，相应基极拾起区域32、集电极34、和发射极36的导电类型可以反过来。图5示出了包含NPN BJT的ESD器件的横截面图，其中，区域对、26、32、34、36、42、44、和46的导电类型与图IA到图IC中所示的相应区域的导电类型相反。而且，所画的虚线标识出区域44和区域 46的侧边可能的位置，该位置可以与图IA到图IC中所示的位置基本相同。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括第一高电压阱(HVW)区域，为第一导电类型；第一重掺杂区域，位于所述第一 HVW区域上方，为第二导电类型，所述第二导电类型与所述第一导电类型相反；第一掺杂区域，为第一导电类型，接触所述第一掺杂区域和所述第一 HVW区域，其中，所述第一掺杂区域处于所述第一重掺杂区域下方，并且处于所述第一 HVW区域上方，其中，所述第一掺杂区域的第一杂质浓度高于所述WW区域的第二杂质浓度，并且低于所述第一重掺杂区域的第三杂质浓度；以及第二重掺杂区域，位于所述第一 HVW区域上方，为第二导电类型。
2.根据权利要求1所述的器件，进一步包括第二掺杂区域，为第二导电类型，接触所述第二重掺杂区域和所述第一 HVW区域，其中，所述第二重掺杂区域位于所述第二重掺杂区域下方和所述第一 HVW区域上方，并且，其中，所述第二重掺杂区域的杂质浓度高于所述第二杂质浓度，并且低于所述第二重掺杂区域的杂质浓度，其中，所述第一掺杂区域和所述第二掺杂区域通过所述第一 HVW区域的部分相互间隔开，并且，其中，所述第一掺杂区域的侧边和所述第二掺杂区域的侧边接触所述第一 HVW区域的部分的侧边。
3.根据权利要求1所述的器件，其中，所述第一重掺杂区域电连接到VDD电源线，所述第二重掺杂区域电连接到VSS电源线；或者所述第一重掺杂区域电连接至输入/输出焊盘并且所述第二重掺杂区域电连接到VDD电源线；或者所述第一重掺杂区域电连接至所述VDD电源线并且所述第二重掺杂区域电连接到所述输入/输出焊盘；所述第一 HVW区域和所述第一掺杂区域形成界面，所述界面基本上垂直于半导体基板的主表面，并且，其中，所述半导体基板位于所述ESD器件的下方。
4.根据权利要求1所述的器件，其中，所述第一导电类型是η-型，所述第二导电类型是P-型；或者所述第一导电类型是P-型，所述第二导电类型是η-型；或者所述器件进一步包括所述第一导电类型的第三重掺杂区域，位于所述第一 HVW区域的上方并且与所述第一 HVW区域接触，其中，所述第三重掺杂区域形成第一环，所述第一环围绕所述第一重掺杂区域和所述第二重掺杂区域，其中，所述器件进一步包括第二 HVW区域，所述第二 HVW区域形成第二环，所述第二环围绕所述第一环和所述第一 HVW区域，并且，其中，所述第二 HVW区域为所述第二导电类型。
5.一种器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括双极结式晶体管(BJT)，其中，所述BJT包括高电压N-阱(HVNW)区域，形成所述BJT的基极的部分；发射极，位于所述HVNW区域上方；第一掺杂区域，为η-型，接触所述发射极和所述HVNW区域，其中，所述第一掺杂区域位于所述发射极下方和所述HVNW区域上方；以及集电极，位于所述HVNW区域上方，其中，所述发射极和所述集电极处于基本相同的平
6.根据权利要求5所述的器件，其中，所述第一掺杂区域的杂质浓度高于所述HVNW区域的杂质浓度，并且低于所述发射极的杂质浓度；或者所述第一掺杂区域的水平尺寸基本上等于或者小于所述发射极的相应水平尺寸；或者所述发射极和所述集电极的连接选自基本上由以下连接所组成的组所述发射极和所述集电极分别电连接到VDD电源线和VSS电源线，所述发射极和所述集电极分别电连接到输入/输出焊盘和所述VSS电源线；以及所述发射极和所述集电极分别电连接到所述VDD电源线和所述输入/输出焊盘。
7.根据权利要求5所述的器件，进一步包括隔离区域，位于所述集电极和所述发射极之间，并且接触所述集电极和所述发射极，其中，所述第一掺杂区域延伸到所述隔离区域的下方，并且在垂直方向上重叠所述隔离区域的部分；或者第二掺杂区域，为P-型，位于所述集电极和所述HVNW区域之间，并且接触所述集电极和所述HVNW区域，其中，所述第二掺杂区域的杂质浓度低于所述集电极的杂质浓度，并且高于所述HVNW区域的杂质浓度，并且，其中，所述第一掺杂区域和所述第二掺杂区域都包括侧边，所述侧边彼此相向，并且通过所述HVNW区域的部分相互间隔开。
8.一种器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括双极结式晶体管(BJT)，其中，所述BJT包括高电压P-阱(HVPW)区域，形成所述BJT的基极的部分；发射极，位于所述HVPW区域上方；第一掺杂区域，为P-型，接触所述发射极和所述HVPW区域，其中，所述第一掺杂区域位于所述发射极下方和所述HVPW区域上方；以及集电极，位于所述HVPW区域上方，其中，所述发射极和所述集电极处于基本相同的平
9.根据权利要求8所述的器件，其中，所述第一掺杂区域的杂质浓度高于所述HVPW区域的杂质浓度，并且低于所述发射极的杂质浓度；或者所述发射极和所述集电极的连接选自基本上由以下连接所组成的组所述发射极和所述集电极分别电连接到VSS电源线和VDD电源线，所述发射极和所述集电极分别电连接到输入/输出焊盘和所述VDD电源线；以及所述发射极和所述集电极分别电连接到所述VSS电源线和所述输入/输出焊盘。
10.根据权利要求8所述的器件，进一步包括隔离区域，位于所述集电极和所述发射极之间，并且接触所述集电极和所述发射极，其中，所述第一掺杂区域延伸到所述隔离区域的部分的下方，并且在垂直方向上重叠所述隔离区域的部分；或者第二掺杂区域，为η-型，位于所述集电极和所述HVPW区域之间，并且接触所述集电极和所述HVPW区域，其中，所述第二掺杂区域的杂质浓度高于所述集电极的杂质浓度，并且低于所述HVPW区域的杂质浓度，并且，其中，所述第一掺杂区域和所述第二掺杂区域都包括侧边，所述侧边彼此相向，并且所述第一掺杂区域和所述第二掺杂区域通过所述HVPW区域的部分相互间隔开。
全文摘要
本发明提供了一种具有可调节设计窗口的ESD保护器件，包括静电放电(ESD)器件，所述静电放电(ESD)器件包括第一高电压阱(HVW)区域，为第一导电类型；第一重掺杂区域，位于所述第一HVW区域上方，为第二导电类型，所述第二导电类型与所述第一导电类型相反；第一掺杂区域，为第一导电类型，接触所述第一掺杂区域和所述第一HVW区域，其中，所述第一掺杂区域处于所述第一重掺杂区域下方，并且处于所述第一HVW区域上方，其中，所述第一掺杂区域的第一杂质浓度高于所述HVW区域的第二杂质浓度，并且低于所述第一重掺杂区域的第三杂质浓度；第二重掺杂区域，位于所述第一HVW区域上方，为第二导电类型；以及第三重掺杂区域，位于所述第一HVW区域上方并且接触所述第一HVW区域，为第一导电类型。
文档编号H02H9/04GK102569292SQ20111046093
公开日2012年7月11日 申请日期2011年12月29日 优先权日2010年12月30日
发明者张伊锋, 李介文, 郭锡瑜 申请人:台湾积体电路制造股份有限公司