专利名称：基于fpga的凸极同步电动机定子磁链观测器的制作方法
技术领域：
本实用新型涉及交流电动机调速技术，更具体地说是一种采用FPGA实现的基于神经网络的凸极同步电动机定子磁链观测器。
背景技术：
凸极同步电动机具有高阶、非线性、强耦合、多变量的特点，使得对它的控制十分复杂。传统的凸极同步电动机控制方法有矢量控制、直接转矩控制等。在凸极同步电动机直接转矩控制中定子磁链是需要控制的重要参量，传统定子磁链观测器主要采用电压模型 Mu和电流模型Mi来求取磁链。电压模型观测器在高速时观测精度较高，但在低速时积分器的漂移问题需要引入负反馈来抑制，在低频时积分误差增大；随电机速度和频率的降低， Us的幅值减小，由isRsiis项补偿不准确带来的误差就越大；电机不转时，无法建立初始磁链； 忽略了电阻受温度的影响。而电流模型观测器在高速时观测精度不够；随着智能控制的发展，人工神经网络已成功地应用于非线性系统的辨识，它不需要系统精确的数学模型，通过学习训练便可实现期望的系统输入输出映射；但是，迄今还没有将神经网络用于凸极同步电动机的磁链观测中。
实用新型内容本实用新型是为避免上述现有技术所存在的不足之处，提供一种基于FPGA的凸极同步电动机定子磁链观测器，通过采用FPGA，结合神经网络对凸极同步电动机磁链进行观测，以期提高磁链观测精确度，提高系统运行的可靠性。本实用新型解决技术问题采用如下技术方案本实用新型基于FPGA的凸极同步电动机定子磁链观测器的结构特点是由FPGA控制A/D转换器获得系统的三相电压采集信号和三相电流采集信号，所述三相电压采集信号和三相电流采集信号经A/D转换后，通过由FPGA实现的3/2变换模块变换为极坐标下的电压值和电流值；所述极坐标下的电压值和电流值输入至由FPGA实现的神经网络模块中经计算得到磁链值；所述磁链值经D/A转换器转换后作为凸极同步电动机定子磁链观测信号输出；以所述FPGA生成A/D转换器和D/A转换器的驱动时序。本实用新型基于FPGA的凸极同步电动机定子磁链观测器的结构特点也在于所述FPGA外接锁相环CD4046和分频器CD4020构成的倍频电路，得到32*8倍于电网交流信号频率的方波信号，所述方波信号作为A/D转换器的采样时钟控制信号。所述FPGA采用EP1C3T144C8，以LT1086实现系统外部5V电源到所述EP1C3T144C8 的IO端的3. 3V电压的电源转换，采用LT1585实现3. 3V到EP1C3T144C8内核1. 5V电压的电源转换；所述FPGA外接JTAG配置模式。所述A/D转换器采用TLC5540，所述D/A转换器采用THS5651。与已有技术相比，本实用新型有益效果体现在1、可编程逻辑器件FPGA配置灵活、集成度高，尤其是具有出色的并行计算能力。人工神经网络已成功地应用于非线性系统的辨识，它不需要系统精确的数学模型，通过学习训练便可实现期望的系统输入输出映射。本实用新型中采用FPGA结合神经网络对凸极同步电动机磁链进行观测，可大大提高磁链观测精确度，提高系统运行的可靠性。 2、本实用新型采用FPGA实现神经网络模块对凸极同步电动机定子磁链进行观测，无须系统精确的数学模型，可以消除积分器的积累误差和直流偏差，对电机参数的变化表现出良好的鲁棒性。对直接转矩控制系统中转矩脉动、电流畸变、低速性能不理想等方面进行了改善。3、本实用新型充分发挥FPGA的并行计算能力及流水线技术的应用，可大大提高算法的运行速度，响应速度快；FPGA的使用，可以相应减少数字逻辑电路，减少电路元器件的数量，使系统更加简单、稳定性好。
图1为本实用新型原理框图；图2为本实用新型FPGA电源电路；图3a为本实用新型时钟电路；图3b为本实用新型FPGA配置电路；图4为本实用新型磁链观测器控制系统主电路。
具体实施方式
参见图1，本实施例是以FPGA为控制核心，结合锁相环、计数器、8选1多路选择器、A/D转换器、D/A转换器等构成凸极同步电动机磁链观测器。在图1所示的控制系统中， 通过互感器取得电动机电压，通过由锁相环和分频器构成的倍频电路，得到32*8倍于电动机电压交流信号频率的方波信号，经FPGA处理后作为A/D转换器的时钟信号，FPGA输出信号控制8选1多路选择器交替选通各个通道，使得A/D转换器轮流采样电动机三相电压信号和三相电流信号，并保证一个周期采样32个点。根据一个周期内32个点的电压瞬时值和电流瞬时值，分别计算三相电压与三相电流的有效值，然后根据3/2变换FPGA分别将三相电压和三相电流转换为极坐标下的电压值和电流值，作为神经网络的输入，经过神经网络计算得到极坐标下的磁链值，最后计算出实际磁链值，由D/A转换器THS5651将其变换为模拟量进行输出。图1中电源模块为FPGA提供3. 3V和1. 5V的系统电压，其中3. 3V为FPGA的IO 口电压，1. 5V为FPGA的内核电压；配置电路用于实现FPGA的程序代码下载配置，复位电路用于系统寄存器复位。图2所示为FPGA电源电路，电源为系统提供能量，其输出电压的稳定与否直接决定了系统稳定性。本实施例FPGA采用Altera公司cyclone系列的EP1C3T144C8芯片。系统由外部提供5V电源，EP1C3T144C8的IO的电压是3. 3V，采用LT1086实现5V到3. 3V的电源转换，LT1086可输出3A的电流；内核的电压是1.5V，采用LT1585实现3. 3V到1. 5V的电源转换，为提高电源的稳定性，在各个芯片的输入输出加上一些滤波电容，另外有5V的电源指示灯D1，表示电源是否正常。图3b所示为FPGA配置与时钟电路，FPGA是基于SRAM型的可编程逻辑器件，不像基于ROM型可编程器件CPLD，通过JTAG就可以直接把代码固化在芯片内部。FPGA也可以通过JTAG下载代码到其内部运行，但是下载到FPGA内部的配置代码，断电后就丢失了。这样，FPGA就需要非易失性存储器来存放代码，每次上电后自动把代码从配置芯片中读出自行配置，然后运行。本实施例选用ALTERA公司配套的AS模式(主动下载模式)的配置存储器芯片EPCS1。调试流程为修改设计，编译然后通过JTAG下载到FPGA内部运行，并进行代码验证，直到代码正确无误，最后才通过AS模式把代码固化到配置存储器中。图3b中 Jl为标准10针的JTAG下载口，J2为标准10针的AS下载口，U2为FPGA配置芯片EPCSl。FPGA系统复位分为软件复位和硬件复位，图3b所示电路中Kl为硬件复位按键，低电平有效，硬件复位接到FPGA的nCONFIG引脚(14脚)上，按下此键，FPGA的代码重新从 EPCSl中配置。K2为软件复位按键，低电平有效，软件复位接到FPGA的全局时钟引脚(93 脚)上，它是在编写VHDL代码的时候的复位信号，用来对内部的寄存器、状态机、计数器和控制信号进行初始化到一个确定状态。图3a所示，EP1C3T144C8共有4个全局时钟，分别是16、17、92、93引脚，任何一个都可作为内部PLL的输入引脚，只有这四个全局时钟才能作为PLL输入，其它IO是不可以的，全局时钟相对于其它IO输入的时钟具有更大驱动能力和最小延时。系统采用93引脚接到外部有源20MHZ晶振上，外部晶振提供的时钟可通过内部PLL进行倍频，或通过分频器进行分频，这样可得到各种频率的时钟信号，以满足各种情况需要。图4所示为磁链观测器系统主电路，它由锁相环、计数器、多路模拟选择开关、A/D 转换器、D/A转换器等构成。锁相环⑶4046与计数器⑶4020结合构成倍频电路，实现32*8 (28)倍频，即将分频器⑶4020的13号引脚Q8与锁相环⑶4046的3号引脚比较信号输入端相连，将分频器 ⑶4020的10号引脚信号输入端与锁相环⑶4046的4号引脚VCO输出端相连。这样，当锁相环进入锁定状态后，计数器CD4020的输出信号频率与锁相环CD4046的输入信号频率相同，从而，计数器CD4020的信号输入端即为所需的倍频信号输出端子。A/D转换器采用TLC5540，TLC5540的D1-D8为8位数字量输出，连接到FPGA的8 个Ι0，0Ε为A/D的使能信号，连接到FPGA的59脚，低电平有效；CLK为A/D转换时钟，连接到⑶4046的4脚。当A/D的使能信号为低电平时，A/D在每个时钟下降沿采样，延迟2. 5个时钟周期后输出数据，所以FPGA在控制A/D采样时，存储数据时也要做相应的延迟。外部模拟信号经8选1多路选择器输入到A/D输入端，8选1多路选择器采用⑶4051，为8选1 模拟开关。开关接通哪一路信号是由地址码输入端A、B、C来决定。FPGA控制⑶4051，一个时钟接通一路信号(2个通道未用)，8个时钟为一个周期，循环接通三相电压、三相电流信号送入A/D转换器进行采样。D/A转换器采用THS5651，THS5651支持直二进制和二进制补码输入字格式。 THS5651提供满量程差动输出电流为20mA和大于300K的输出阻抗，同时支持单端和差分应用。THS5651的数字输入端口直接连接到FPGA的IO 口，时钟引脚连接到FPGA的51脚。 THS5651采用二进制输入格式，输出经过高速运放THS4001构成的电流电压变换电路，将输出的电流信号转变为电压信号控制被控对象，输出电压范围为-5V到+5V。
权利要求1.一种基于FPGA的凸极同步电动机定子磁链观测器，其特征是由FPGA控制A/D转换器获得系统的三相电压采集信号和三相电流采集信号，所述三相电压采集信号和三相电流采集信号经A/D转换后，通过由FPGA实现的3/2变换模块变换为极坐标下的电压值和电流值；所述极坐标下的电压值和电流值输入至由FPGA实现的神经网络模块中经计算得到磁链值；所述磁链值经D/A转换器转换后作为凸极同步电动机定子磁链观测信号输出；以所述FPGA生成A/D转换器和D/A转换器的驱动时序。
2.根据权利要求1所述的基于FPGA的凸极同步电动机定子磁链观测器，其特征是所述FPGA外接锁相环⑶4046和分频器⑶4020构成的倍频电路，得到32*8倍于电网交流信号频率的方波信号，所述方波信号作为A/D转换器的采样时钟控制信号。
3.根据权利要求1所述基于FPGA的凸极同步电动机定子磁链观测器，其特征是所述 FPGA采用EP1C3T144C8，以LT1086实现系统外部5V电源到所述EP1C3T144C8的IO端的 3. 3V电压的电源转换，采用LT1585实现3. 3V到EP1C3T144C8内核1. 5V电压的电源转换； 所述FPGA外接JTAG配置模式。
4.根据权利要求1所述的基于FPGA的凸极同步电动机定子磁链观测器，其特征是所述 A/D转换器采用TLC5540，所述D/A转换器采用THS5651。
专利摘要本实用新型公开了一种基于FPGA的凸极同步电动机定子磁链观测器，其特征是由FPGA控制A/D转换器获得系统的三相电压采集信号和三相电流采集信号，所述三相电压采集信号和三相电流采集信号经A/D转换后，通过由FPGA实现的3/2变换模块变换为极坐标下的电压值和电流值；所述极坐标下的电压值和电流值输入至由FPGA实现的神经网络模块中经计算得到磁链值；所述磁链值经D/A转换器转换后作为凸极同步电动机定子磁链观测信号输出；以所述FPGA生成A/D转换器和D/A转换器的驱动时序。本实用新型可以有效提高磁链观测精确度，提高系统运行的可靠性。
文档编号H02P23/14GK202059359SQ201120088028
公开日2011年11月30日 申请日期2011年3月29日 优先权日2011年3月29日
发明者凌六一, 曲立国, 李继云, 柴井坤, 王静, 黄友锐 申请人:安徽理工大学