一种集成电路全芯片静电放电保护方法和电路的制作方法
【专利摘要】本发明是一种集成电路全芯片静电放电(ESD，Electro?Static?Discharge)保护方法。本方法的集成电路全芯片ESD结构中，在每一个信号IO单元中都增加一个电源-地的ESD放电通路，即全芯片中不仅包含电源IO单元中的静电放电通路102，还包含每个信号IO单元中的静电放电通路101，从而在全芯片中达到增加静电放电通路，缩短IO之间静电放电通路，减小IO之间的放电电阻，提升全芯片静电放电效率，从而实现全芯片ESD水平的提升。
【专利说明】—种集成电路全芯片静电放电保护方法和电路
【技术领域】
[0001]该发明适用于集成电路ESD保护设计领域，尤其适用于多管脚的大规模集成电路，适用于器件结构更加脆弱、失效电压更低的纳米工艺集成电路和ESD要求较高的集成电路的ESD保护设计。
【背景技术】
[0002]随着集成电路(IC:1ntegrated circuit)制造工艺水平相继进入深亚微米时代、纳米时代，集成电路中的MOS晶体管都采用浅掺杂结构LDD (Lightly Doped Drain);娃化物覆盖于MOS晶体管扩散区上；多晶化合物工艺用于减小栅极多晶的串联电阻；而且MOS晶体管栅极氧化层厚度越来越薄，沟道长度越来越小。这些改进都提高了芯片的集成度和提高芯片的运算速度，降低芯片功耗，但是对于深亚微米集成电路的静电放电设计，却带来了很大的弊端，因为集成电路所面临的静电环境没有改变，但工艺进步导致的器件可靠性大大降低，造成集成电路产品的可靠性下降。对于深亚微米工艺制造的器件，其耐压约25V左右，对于纳米工艺器件，其耐压将下降到20V以下，甚至15V以下，而这在动辄几百上千伏特的静电环境中显得弱不禁风，所以ESD设计的目标就是保证集成电路器件两端不能出现高电压。
[0003]集成电路主要包括两大部分，外围的IO单元，和内核电路。集成电路的IO单元，是其内核电路与外部环境的交互通道，主要包括信号IO单元和电源IO单元，信号通过信号IO来发送和接收，电源IO提供芯片工作电压，但静电威胁也是通过这些IO传递至内部，造成内部结构的损伤，所以集成电路静电保护设计的重点即在IO的静电保护设计上。在传统结构中，信号IO中包含对电源和对地的ESD保护器件，静电放电发生时，可以通过对电源的ESD保护器件，将信号IO的静电荷转移至电源上，也可以通过对地的ESD保护器件，将信号IO的静电荷转移至地上，然后需要经过长长的电源/地线，静电流达到电源IO单元，通过电源IO中的ESD器件形成闭合的ESD放电回路，完成静电放电。ESD保护电路的设计策略就是要避免静电进入内核电路，保证在任意两个IO单元之间发生ESD时，都可以在IO单元之间形成低阻的静电放电通路，将静电放掉。
[0004]在当前的集成电路设计中，规模已经越来越大，一个电路有成百上千个IO单元已经变得越来越普遍，规模大管脚多就意味着集成电路的电源线越来越长，由于长电源线的较大寄生电阻的存在，将导致ESD回路的总电压降升高，如果在ESD回路上的某一节点上的电压高于其连接的器件的击穿电压，将导致该器件发生击穿失效。另一方面即使该电压没有高于器件的击穿电压，对于成百上千的IO单元，完成全芯片完整的ESD测试，可能该电路将被静电打击成千上万次，在这个漫长的静电测试过程中，高电压导致的高热量的结果就是积累的热量会形成器件温度的上升，如果温度升高至材料的熔点，将造成器件的热失效。所以对于多管脚大规模集成电路，降低静电放电环路的总压降变得至关重要。集成电路的ESD设计实践中，工程师们经常发现，一个在小规模电路中经过验证的ESD结构，移植到多管脚的大规模集成电路中应用时，往往ESD能力会大幅下降，这就是因为长电源线的寄生 电阻所导致。
【发明内容】
[0005]本发明提出的是一种有效的解决方法，在不增加电路面积，不增加制造工艺的情况下，降低静电放电环路电压降，提高集成电路ESD能力。
[0006]本发明提供一种静电放电新架构，在传统ESD设计基础上，通过在多管脚大规模集成电路的每一个信号IO单元中都增加一个电源-地的ESD放电通路101，可以实现降低ESD环路电压降，降低敏感节点的电压，提升芯片静电放电效率，从而实现全芯片ESD水平的提升。
[0007]其中，信号IO单元的ESD结构包含从IO到电源的ESD器件提供IO-电源的静电放电通路105，由栅极接电阻保护的PMOS构成；包含从IO到地的ESD器件提供IO-地之间的静电放电通路104，由栅极接电阻保护的NMOS构成；同时包含电源-地ESD放电通路101由NMOS放电器件构成，跨接在电源-地之间，其栅极由静电甄别电路103来控制，从而在信号IO中实现电源-地的静电放电。
[0008]电源IO单元，其结构为一个NMOS器件，跨接在电源-地线之间，其栅极同样由静电甄别电路103来控制，实现电源-地线的ESD放电通路102。
[0009]在传统设计中，电源IO单元中的ESD器件通常是由RC延迟电路驱动的GCNMOS结构，在本发明中可直接借用电源/地IO中的RC驱动电路，即可形成静电甄别电路103，从而该静电甄别电路103可以控制每一个IO中的电源-地ESD放电器件的开启和关闭，当ESD发生时，该静电K别电路103可以输出开启信号106,打开每一个信号IO中的电源-地ESD放电器件101、102，实现从电源到地的静电放电。而当电路正常工作时，该静电甄别电路将保持输出关闭信号，维持每一个信号IO中的电源-地ESD放电器件的关闭状态，以避免对电路的正常工作造成影响。该静电甄别电路103由RC延迟电路构成，其RC值大于静电放电上升沿时间，小于电源上电时间，从而可以甄别出电路出于何种状态。
[0010]由于该方法降低了 ESD环路的电压降，所以降低了 IO中对电源和对地的ESD器件的面积要求，因此可以在节省的面积上设计电源到地的静电放电器件，因此IO单元整体的面积没有增加，因此集成电路的总面积也没有增加，同时本发明只涉及电路结构的改进，所以对制造成本也没有增加。
【专利附图】
【附图说明】
[0011]图1为本发明实施案例。
[0012]图2为传统ESD设计实施案例。
【具体实施方式】
[0013]通常集成电路中具有全局的电源线和地线，而所有的信号IO和电源/地IO都连接于电源/地线之间。ESD测试包括10-VDD、10_GND、10-10、VDD-GND的测试，以IO-1O测试为例，当对IO A进行+ESD测试而IO B接地时，静电放电电流如图1、2中曲线箭头所示放电路径，在传统ESD设计中，该电流流经A->PMl->长VDD线->NM3_>长GND线->NM2_>B (地)，在多管脚大规模集成电路中，一般VDD线和GND线都较长，其寄生电阻可达4欧姆以上，一个ESD器件导通电阻约5欧姆，对于HBM2000V测试，其放电电流约1.33A，在传统ESD设计中，该电路放电环路的电压降可达30V以上，即IO单元中的A节点电压超过30V，这超过了一般器件的击穿电压，而A节点与内部小尺寸器件相连，因此将造成内部器件ESD失效。而在如图1的本发明设计中，由于在每一个IO单元中都增加了从VDD到GND的放电器件，IOA中增加了匪3，IO B中增加了 NM4，同样对IO A进行正向ESD测试而IO B接地时，匪3和NM4及其间的其他IO中的ESD器件将发挥主要作用，不必经过较长的电源线到电源/地IO中放电，所以其静电放电路径主要包括PM1_>匪3/NM4-〉匪2到地，由于匪3/NM4同其他IO中的电源-地之间的ESD器件并联，其电阻已经很小，以最大I欧姆估算，同样在HBM2000V测试1.33A电流情况下，ESD环路的电压降仅为14.6V，这小于一般器件的击穿电压，所以该设计可以有效地保护内部电路不发生ESD失效。对于IO-VDD、IO-GND、VDD-GND测试模式同样可以降低ESD环路的电压降，提升全芯片静电放电水平。
【权利要求】
1.一种集成电路全芯片静电放电保护方法，其特征在于，通过在多管脚大规模集成电路的每一个信号IO单元中都设计一个电源-地的ESD放电通路，增加全芯片中静电放电通路，缩短了 IO之间的静电放电通路，减小ESD放电电阻，降低ESD环路电压降，提升全芯片静电放电效率。
2.一种集成电路全芯片静电放电保护电路，其特征在于包含从信号IO单元到电源IO单元的ESD器件105，从信号IO单元到地的ESD器件104，NMOS ESD放电器件101，静电甄别电路103，其中: ESD器件105由栅极接电阻保护的P型金属氧化物半导体构成； ESD器件104由栅极接电阻保护的N型金属氧化物半导体构成； NMOS ESD放电器件101跨接在电源-地线之间，其栅极由静电甄别电路103控制，从而在信号IO单元中实现电源-地的ESD放电通路。
3.根据权利要求2所述的电路，其特征在于，每一个电源IO单元，其结构为一个N型金属氧化物半导体器件，跨接在电源-地线之间形成静电放电通路102，其栅极由静电甄别电路103控制，实现电源-地的ESD放电通路。
4.根据权利要求2所述的电路，其特征在于，静电甄别电路103产生的控制信号106控制全芯片的信号IO单元和电源IO单元中的电源-地NMOS ESD放电器件的开启和关闭，当ESD发生时，该静电甄别电路103输出开启信号106，打开每一个IO中的电源-地ESD放电器件101、102，实现从电源到地的静电放电，而当电路正常工作时，该静电甄别电路103将保持输出关闭信号，维持每一个IO中的电源-地ESD放电器件的关闭状态，以避免对电路的正常工作造成影响。
5.根据权利要求4所述的电路，其特征在于，该静电甄别电路103由RC延迟电路构成，其RC值大于静电放电上升沿时间，小于电源上电时间，从而可以甄别出电路处于静电放电状态或电路正常工作状态。
【文档编号】H02H9/04GK103647265SQ201310636949
【公开日】2014年3月19日 申请日期:2013年12月3日 优先权日:2013年12月3日
【发明者】李志国 申请人:北京中电华大电子设计有限责任公司