调节器电路以及形成调节器的半导体集成电路装置制造方法
【专利摘要】本发明提供一种即使外部电源电压发生瞬断或瞬间降低，也能提供可使负载电路即各电路系统正常工作的电压，且各电路系统能正常工作的输出电压不具有温度依赖性的调节器电路，以及形成有该调节器电路的半导体集成电路装置。通过在外部电源电压端子(VB端子)与MOSFET的漏极之间设置防止逆流用的二极管和电阻的并联电路(ZD/R并联电路)，能提供一种即使外部电源电压VB发生瞬断或瞬间降低，也能提供可使各电路系统正常工作的电压的调节器电路，以及搭载该调节器电路的半导体集成电路装置。并且，能提供一种各电路系统能正常工作的输出电压不具有温度依赖性的调节器电路，以及形成有该调节器电路的半导体集成电路装置。
【专利说明】调节器电路以及形成调节器的半导体集成电路装置
【技术领域】
[0001] 本发明涉及例如用于内燃机点火装置等功率转换装置中的调节器电路以及形成 调节器电路的半导体集成电路装置，尤其涉及在外部电源电压发生瞬断或瞬间降低的情况 下仍能输出使各电路系统能正常工作的电压的调节器电路以及形成调节器电路的半导体 集成电路装置。
【背景技术】
[0002] 图8是使外部电源电压VB降压的通常的调节器电路500的主要部分的电路图。例 如使用带隙基准电路来作为基准电压电路55,通过使用由该基准电压电路55生成的没有 温度依赖性（实际上会有一定的温度依赖性，但此处设为没有温度依赖性）的基准电压，能 够将调节器电路500的输出电压VREG设为加入了基准电压VREF的电阻分压比（第一电阻 65和第二电阻66)的稳定的电压。输入外部电源电压的外部电源电压端子VB(例如，输入 电池电压等外部电源电压的端子）与M0SFET56(增强型、η沟道型M0SFET)相连接，通过将 流过M0SFET56的电流设定为大于等于流过各电路系统70的电流，能够将调节器电路500 的输出电压VREG设为恒定电压即设定电压VREG0。通过使用耗尽型M0SFET作为M0SFET56， 能够提高来自较低的外部电源电压VB的VREG。
[0003] 此外，在附图的标号中，52为运算放大器51的正极端子，53为运算放大器51的负 极端子，54为运算放大器51的输出端子，57为M0SFET56的漏极，58为M0SFET56的源极，59 为M0SFET56的栅极，65为第一电阻，66为第二电阻，67为第一连接点，68为第二连接点，69 为调节器电路500的输出端子，VB为外部电源电压，VDD为驱动运算放大器51的电源。
[0004] 图9是表示在图8的调节器电路500中VB发生瞬断时的动作的图，图9 (a)是VB 的波形图，图9(b)是VREG的波形图。这里，在从VB=0V开始上升的过程中VB与VREG大致 相等，但在使用原本的增强型M0SFET的情况下，存在有VB下降了 M0SFET的阈值电压的区 域。为简化说明，示出了耗尽型M0SFET的动作。当VB小于VREG，例如下降到0V时，VREG 也跟着VB下降到0V。正常工作过程中，构成各电路系统70的未图示的电容器（特别是在 电路系统由半导体集成电路构成的情况下该电容器较小）处于利用VREG进行充电的状态。 当VREG发生瞬断时，对该电容器充电的电荷经由外部电源电压端子（VB端子）向外部电源 (电池）一侧进行放电，从而对未图示的外部电源进行反向充电。
[0005] 在电容器较小的情况下，VREG随着VB的降低而降低来进行该放电。当VB大幅度 降低时，VREG也大幅度降低，VREG的最低电压VREG2为0V。若将虚线所示的VREG1设为各 电路系统70能够进行正常工作的电压，则在VREG2〈VREG1的时刻，各电路系统70难以正常 工作。各电路系统70内置有逻辑电路，由该逻辑电路构成的例如锁存电路等无法维持在正 常状态，从而发生解除锁存等误动作。
[0006] 图10是表示VREG的VB依赖性的图。这里，示出调节器电路500在动作开始时、 动作停止时的VB依赖性。 当调节器电路500开始动作，VB从0V开始逐渐上升时，VREG随着VB的上升而上升。 因此，VREG和VB以VREG=VB的关系上升。在VB到达VREGO的时刻满足VREG=VREGO,在 VB>VREG0的状态下，VREG仍为VREG0,为恒定电压。通常情况下，调节器电路500在该VREG0 下进行动作。这里，例如将圆形标记设为动作点。
[0007] 另一方面，在调节器电路500处于停止和转移的状态下，当VB从高于VGRE0的电 压下降到0V时，在VB > VREG0的情况下，满足VREG=VREG0,在VREG0>VB=0V的范围内，满足 VREG=VB，VREG 跟着 VB 下降到 0V。
[0008] 图11是表示VREG的温度依赖性的图。对于VREG的温度依赖性，如上所述，在使 用带隙基准电路等这种没有温度依赖性的基准电压的情况下，VREG没有温度依赖性，是平 坦的。由此，在动作点VREG与VREG0相一致，相对于温度的上升/下降，VREG不发生变化， 为恒定值。
[0009] 此外，专利文献1中揭示有：在输出侧具备防逆流用二极管的并联冗余系统用直 流电源装置中，通过采用仅在需要时使用虚设电阻的结构，能够可靠地对故障设备进行选 择，从而有助于降低损耗。
[0010] 此外，专利文献2中揭示有：电荷泵电路包括：电压源、升压用电容器、保持用电容 器、以及二极管，该二极管设为用于防止由电压源进行充电的电容器的放电电流的逆流，并 使得电荷泵电路的输出电压减少其正向电压的量。该电路利用对电容器的充电作用来输出 大于电压源的输出电压的电压值。该电路还具备校正用二极管，该校正用二极管设为用于 使电压源的输出电压增加正向电压的量。利用这种结构来防止二极管的正向电压对电荷泵 电路的输出电压的影响。
[0011] 专利文献3中揭示有：在驱动IGBT、M0SFET等输入电容较大的有源元件栅极的栅 极驱动装置中包括半导体集成电路4,该半导体集成电路4具有基于由电池等外部电源提 供的外部电源形成内部电源的内部电源电路。该半导体集成电路内置有电压降低抑制电 路，该电压降低抑制电路在所输入的外部电源电压瞬间降低到小于最低动作电压时，抑制 所述内部电源电路的内部电源电压降低到小于最低动作电压，以及抑制向所述栅极输出的 输出电压急剧降低。由此，提供一种栅极驱动装置，该栅极驱动装置省略了与半导体集成电 路并联连接的旁路电容器，从而减少了元器件的个数，并能对内部电源电压及输出电压的 变动进行抑制。在专利文献3中还记载有：在该栅极驱动电路的内部电源电路中设置有齐 纳二极管ZD与电阻R并联连接而成的ZD/R并联电路。使用图12?图15来说明在用于对 外部电源电压进行降压的调节器电路中设置该ZD/R并联电路的情况。 现有技术文献 专利文献
[0012] 专利文献1 :日本专利特开昭59-96828号公报（图2) 专利文献2 :日本专利特开2004-129413号公报（图1) 专利文献3 :日本专利特开2010-288444号公报（图1)
【发明内容】
发明所要解决的技术问题
[0013] 然而，在所述图8的调节器电路500中，若电压发生瞬断或瞬间降低，则如图9所 示，VREG降低为0V或大幅度降低。若VREG大幅度降低，则提供给各电路系统70的电源 电压大幅度降低，VREG的最低值VREG2小于各电路系统70能进行正常工作的最低电压 (=VREG1)，从而无法维持正常工作。例如，如上所述，在锁存电路等中会发生解除锁存这样 的误动作。下面对现有的调节器电路600进行说明，该调节器电路600为防止上述现象而 实施了对策，即使电压瞬断或瞬间降低，也能提供可使各电路系统70正常工作的电压。
[0014] 图12是实施了对策的现有调节器电路600的主要部分的电路图。图8的调节器 电路500的输出端子69 -侧（下游侧）与ZD/R并联电路60相连接，该ZD/R并联电路60 是由齐纳二极管61与电阻64并联连接而成的反向电流限制电路。该ZD/R并联电路60是 在VB〈VREG0时，阻止从各电路系统70的未图示的电容器经由M0SFET56的未图示的体二极 管（寄生二极管）流向VB端子的电流lb的电路。虽然齐纳二极管61阻止了反向电流，但 电阻64抑制反向电流，并使其流过，因此无法完全阻断反向电流（电流lb)。
[0015] 此外，如后文中所要描述的那样，在VB从0V开始上升时，到变为齐纳二极管61的 导通电压（0.6V左右）为止的期间内，需要该电阻64来用于向电路系统70提供电压。接 着，对设置ZD/R并联电路60所获得的效果进行说明。此外，所谓齐纳二极管61的导通电 压（=〇.6V)是指正向电流上升时的电压，是受到pn结扩散电位的影响的电压。
[0016] 图13是表示图12的调节器电路600在VB发生瞬断时的动作的图，图13(a)是VB 的波形图，图13(b)是VREG的波形图。若在外部电源电压端子（VB端子）上施加外部电源 电压VB，则由于运算放大器51的动作，使得运算放大器51的负极端子53的电位反映了正 极端子52的电压，变为与正极端子52的电压（VERF)相等，第二连接点68的电压成为运算 放大器51的基准电压VREF。通过调整从运算放大器51的输出端子54输出的输出电压所输 入的M0SFET56的栅极电压，来调整流过第二电阻66的电流1〇,以使得在第二电阻66上产 生该基准电位VREF。该第一连接点67的电压为（（第一电阻65的电阻值+第二电阻66的 电阻值）/第二电阻66的电阻值）XVREF，即为设定电压VREG0。于是，满足VREG=VREG〇-Vp， 即在VB彡VREG0的范围内VREG为恒定电压（VREG〇-Vp)。Vp为ZD/R并联电路60所产生 的压降Vp。
[0017] 另一方面，若VB发生瞬断，则满足VB〈VREG0,在极端情况下VB=0V。此时，各电路 系统70所储存的电荷进行放电，反向电流经由作为逆流限制电路的ZD/R并联电路60向VB 端子流动，但由于受到齐纳二极管61的阻止，反向电流经由电阻64流动。在VB电压〈0的 情况下，反向电流从GND开始经由各电路系统的体二极管流入电阻64。因此，当VB=0V时， 满足VREG=VREG2而不是VREG=0。该VREG2取决于流过电阻64的电流。
[0018] 通过对电阻64进行最优化，从而将该VREG2设定在可使各电路系统70进行正常 工作的电压OVREG1)以上，即使电压发生瞬断或瞬间降低，各电路系统70也能维持正常 工作。
[0019] 图14是表示VREG的VB依赖性的图。这里，示出调节器电路600在动作开始时、 动作停止时的VB依赖性。 当 VB > VREG0 时 VREG=VREG〇-Vp。此外，当 VB〈VREG0 时 VREG=VB-Vp。当 VB 在齐纳二 极管61的导通电压（0. 6V)?0V之间时VREG的下降率变小。这是由于当Vp在这个区间 时电阻64所产生的电压（RXIrl)起主导作用。所述VREG被提供给各电路系统70。图中 的圆形标记为动作点。
[0020] 图15是VREG的温度依赖性。即使基准电压VREF没有温度依赖性，VREG的温度 依赖性仍反映了 ZD/R并联电路60所产生的压降Vp的温度依赖性。该温度依赖性为正，若 温度上升则Vp减小，若温度下降则Vp增大。
[0021] S卩，在图12所示的调节器电路600中，在VB彡VREG0的范围内，VREG始终是比 VREG0小Vp的电压。并且，由于VREG反映了 Vp的温度依赖性，且具有正的温度依赖性，因此 存在以下问题：即，在希望消除各电路系统的输出特性中的温度依赖性的情况下，该VREG 不适于用作电源。
[0022] 此外，在专利文献1及2中并未记载以下调节器电路，S卩：相对于外部电源电压的 下降能够使调节器输出稳定，防止各电路系统的误动作，从而在较低的外部电源电压下也 能使电路动作。并且，VREG不具有温度依赖性，以使得能够提供可使各电路系统正常工作 的电压。
[0023] 本发明的目的在于，为解决上述问题，提供一种即使外部电源电压发生瞬断或瞬 间降低，也能提供可使作为负载电路的各电路系统正常工作的电压，且可使各电路系统正 常工作的输出电压不具有温度依赖性的调节器电路以及形成有该调节器电路的半导体集 成电路装置。 解决技术问题所采用的技术方案
[0024] 为达到上述目的，根据权利要求范围的权利要求1记载的发明，在对外部电源电 压进行降压，并将该电压提供给各电路系统的调节器电路中，本发明的调节器电路具有以 下结构，包括：外部电源电压端子；与该外部电源电压端子相连接的开关元件；与该开关元 件相连接的第一电阻；一端与该第一电阻相连接、另一端接地的第二电阻；控制调节器电 路的运算放大器；以及与该运算放大器的正极端子相连接的基准电压电路，所述运算放大 器的负极端子与所述第一电阻和第二电阻的连接点相连接，所述运算放大器的输出与所述 开关元件的栅极相连接，所述开关元件和所述第一电阻的连接点与调节器电路的输出端子 相连接，在所述调节器电路中设置有逆流限制电路，该逆流限制电路分别连接在所述外部 电源电压端子与所述开关元件之间。
[0025] 此外，根据权利要求范围的权利要求2记载的发明，在权利要求1所记载的的发明 中，所述逆流限制电路可以由二极管与电阻的并联电路构成，或者仅由二极管构成，所述二 极管的阳极与所述外部电源电压端子相连接。
[0026] 此外，根据权利要求范围的权利要求3记载的发明，在权利要求2所记载的发明 中，所述二极管可以是pn二极管、齐纳二极管或肖特基二极管。
[0027] 此外，根据权利要求范围的权利要求4记载的发明，在权利要求1所记载的发明 中，所述开关元件可以是增强型或耗尽型的η沟道M0SFET。
[0028] 此外，根据权利要求范围的权利要求5记载的发明，在半导体集成电路装置中，所 述权利要求1至4的任一项所述的调节器电路和所述电路系统形成在同一半导体基板上。 发明效果
[0029] 在本发明中，通过在外部电源电压端子与开关元件的高电位一侧之间设置防止逆 流用的二极管和电阻的并联电路（ZD/R并联电路），提供一种即使外部电源电压发生瞬断 或瞬间降低，也能提供可使负载电路正常工作的电压的调节器电路，以及形成有该调节器 电路的半导体集成电路装置。
[0030] 并且，还能够提供一种可使各电路系统正常工作的输出电压不具有温度依赖性的 调节器电路，以及形成有该调节器电路的半导体集成电路装置。
【专利附图】
【附图说明】
[0031] 图1是本发明的第1实施例所涉及的调节器电路100的主要部分的电路图。 图2是表示图1的调节器电路100在VB发生瞬断时的动作的图，图2(a)是VB的波形 图，图2(b)是VREG的波形图。 图3是表示VREG的VB依赖性的图。 图4是VREG的温度依赖性，图4 (a)是VB彡VREGO+Vp的情况的图，图4 (b)是 VB〈VREG0+Vp的情况的图。 图5是本发明的第2实施例所涉及的调节器电路200的主要部分的电路图。 图6是表示VREG的VB依赖性的图。 图7是本发明的第3实施例所涉及的半导体集成电路装置300的主要部分的俯视图。 图8是对外部电源电压进行降压的通常的调节器电路500的主要部分的电路图。 图9是表示图8的调节器电路500在VB发生瞬断时的动作的图，图9 (a)是VB的波形 图，图9(b)是VREG的波形图。 图10是表示VREG的VB依赖性的图。 图11是表示VREG的温度依赖性的图。 图12是实施了对策的现有调节器电路600的主要部分的电路图。 图13是表示图12的调节器电路600在VB发生瞬断时的动作的图，图13(a)是VB的 波形图，图13(b)是VREG的波形图。 图14是表示VREG的VB依赖性的图。 图15是VREG的温度依赖性。
【具体实施方式】
[0032] 利用以下实施例来说明实施方式。
[实施例1]
[0033] 图1是本发明的第1实施例所涉及的调节器电路100的主要部分的电路图。与图 12的不同点在于，将作为反向电流限制电路的ZD/R并联电路10在进行调节之前配置。ZD/ R并联电路10的ZD为齐纳二极管11，R为电阻14。
[0034] 该调节器电路100包括：运算放大器1 ;与运算放大器1的正极端子2相连接的基 准电压电路5 ;M0SFET6,该M0SFET6的栅极9与运算放大器1的输出端子4相连接；以及 ZD/R并联电路10,该ZD/R并联电路10的齐纳二极管11的阴极13与上述M0SFET6的漏极 7相连接。还包括：与该ZD/R并联电路10的齐纳二极管11的阳极12相连接的外部电源 电压端子（VB端子）；与M0SFET6 (增强型的η沟道型）的源极8相连接的第一电阻15 ;以 及第二电阻16,该第二电阻16的一端与上述第一电阻15相连接且另一端与接地GND相连 接。还包括：与M0SFET6的源极8和第一电阻15的连接点即第一连接点17相连接的各电 路系统20、以及与第一连接点17相连接的调节器电路100的输出端子19。所述第一电阻 15和第二电阻16的连接点设为第二连接点18。所述运算放大器1的负极端子3与第二连 接点18相连接。所述运算放大器1分别与电源VDD和接地GND相连接。所述ZD/R并联电 路10是齐纳二极管11与电阻14并联连接而成的电路。此外，可使用带隙基准电路来作为 所述基准电压电路5,因为没有温度依赖性。此外，也可以使用普通的pn二极管来代替齐纳 二极管11。接着，对电路动作进行说明。
[0035] (a)从电池等未图示的外部电源电路向VB端子施加外部电源电压VB。 (b)由于运算放大器1动作，从而使M0SFET6处于导通状态。若M0SFET6为耗尽型 M0SFET，则已处于导通状态。
[0036] (c)输入至运算放大器1的正极端子2的基准电压VREF反映到负极端子3,电流 Im从VB端子开始经由ZD/R并联电路10、M0SFET6、第一电阻15以及第二电阻16流向接地 GND，使得所反映的VREF成为第一电阻15与第二电阻16的连接点即第二连接点18的电压。 此时，M0SFET6与第一电阻15的连接点即第一连接点17的电压为（（第一电阻15的电阻值 +第二电阻16的电阻值）+第二电阻16的电阻值）X VREF的值，即为调节器电路100的输 出电压VREG的设定电压VREG0。在外部电源电压VB下降到VREG0为止，VREG=VREG0, VREG 为恒定电压。该VREG(=VREG0)为各电路系统20的电源电压，使各电路系统20正常工作。
[0037] 图2是表示图1的调节器电路100在VB发生瞬断时的动作的图，图2(a)是VB的 波形图，图2(b)是VREG的波形图。若VB发生瞬断而导致VB〈VREG0,则电流从各电路系统 20开始经由M0SFET6的未图示的体二极管（寄生二极管）流向VB端子。然而，被ZD/R并 联电路10的齐纳二极管11所阻止的（漏电流流过），并经由与齐纳二极管11并联连接的 电阻14而被抑制的电流（严格来说在该电流上还要加上齐纳二极管11的漏电流）流入VB 端子。此时，M0SFET6与第一电阻15的连接点即第一连接点17的电压高于VB，且由流过电 阻14的电流II来决定。在该电压的最低值设为VREG2时，将该VREG2设定在能使各电路 系统20正常工作的电压（彡VREG1)以上。此外，所述ZD/R并联电路10是限制反向电流 流向VB端子的逆流限制电路。
[0038] 图3是表示VREG的VB依赖性的图。这里，示出调节器电路100在动作开始时、动 作停止时的VB依赖性。 当调节器电路100开始动作，VB从0V开始逐渐上升时，VREG保持VREG=VB-Vp的关系 进行上升。当VB彡VREGO+Vp时，满足VREG=VREG0。Vp为ZD/R并联电路10的压降。
[0039] 另一方面，在调节器电路100的停止和转移状态下，对VB从高于VREGO+Vp的电压 下降到0V的情况进行说明。当VB彡VREGO+Vp时，满足VREG=VREG0，在VREGO+Vp > VB=0. 6V 的范围内，VREG保持VREG=VB-Vp的关系下降至0. 6V。在0. 6V > VB=0的范围内，VREG的下 降率变小。这是因为在上述区间Vp小于齐纳二极管11的导通电压Vth(=0. 6V)，由电阻14 产生的电压（rXIr:r为电阻值，Ir为电流）起主导作用。所述VREG被提供给各电路系统 20。图中的圆形标记为动作点。此外，0.6V为齐纳二极管11的正方向的导通电压VthO,是 正向电流开始流动时的电压。如上文所述，该VthO是与pn结的扩散电位有关的电压。该 电压在0.6?0.7V左右，但此处将其设为0.6V。在齐纳二极管11串联连接的情况下，该电 压为0. 6VX串联数。
[0040] 图4是VREG的温度依赖性，图4 (a)是VB彡VREGO+Vp的情况下的图，图4 (b)是 VB < VREG0+Vp的情况下的图。该温度依赖性反映了 Vp的温度依赖性。
[0041] 如图4 (a)所示，当VB彡VREG0+Vp时，满足VREG=VREG0，不受Vp的温度依赖性的 影响。由此，VREG没有温度依赖性，是平坦的。由于没有温度依赖性，因此即使温度下降， 动作点处的VREG也不会下降，由此将VREGO提供给各电路系统20,能够使各电路系统20维 持正常的动作。因此，在VREG彡VREG0的范围内，VREG不具有温度依赖性。
[0042] 如图4 (b)所示，当VB < VREGO+Vp时，满足VREG=VB-Vp，因此VREG的温度依赖性 反映了 Vp的温度依赖性，若动作温度下降，则动作点的VREG下降为小于VREG0。然而，即使 在动作温度下降的情况下，也能通过对电阻R14进行最优化以使得VREG彡VREG1，从而能够 向各电路系统20提供可使各电路系统20正常工作的电压。
[0043] 通过采用实施例1的结构，即使在VB发生瞬断或瞬间降低的情况下，也能向各电 路系统20提供可使各电路系统20正常工作的电压（3 VREG1)。 并且，在外部电源电压VB相对于接地GND为负电压的情况（施加负的浪涌电压的情况 等）下，利用ZD/R并联电路10能够抑制过大的反向电流从第二电阻16、第一电阻15以及 电路系统20的体二极管经由M0SFET6的体二极管流向VB端子。由此，只要在一定程度的 瞬间降低时间内，充电至各电路系统的电荷不会发生放电，即能够防止误动作。
[实施例2]
[0044] 图5是本发明的第2实施例所涉及的调节器电路200的主要部分的电路图。与实 施例1的不同点在于，将仅由齐纳二极管11构成的ZD电路10a作为反向电流限制电路即 ZD/R并联电路10。其效果与实施例1基本相同，但由于具有更进一步的效果，因此对此进 行说明。
[0045] 当VB < VREG0时，流入VB端子的电流（反向流动的电流）仅为齐纳二极管11的 漏电流，从而能够使反向电流的大小变小。然而，由于具有以下所要说明的缺点，因此使用 用途有限。
[0046] 图6是表示VREG的VB依赖性的图。在VB达到齐纳二极管11的正向导通电压 VthO (阈值电压=0. 6V)为止，VREG几乎为0V，从VB超过该导通电压VthO的时刻开始VREG 上升。由此，当VB为0V?0. 6V之间的较低电压时，调节器电路200的输出电压VREG不上 升，因而无法向各电路系统20提供电压。由此，与实施例1相比，VREG上升时的不稳定状 态被解除时的VB变高。
[0047] 此外，在VB从高于VREG0的电压开始下降从而变为小于VREG0的情况下，在成为 VB=VREG0+Vp的时刻，VREG开始下降。在ZD电路10a中，由于添加了流过电阻14的电流 Ir后的电流流过齐纳二极管11，因此齐纳二极管11的压降Vd变大，从而Vp增大。其结果 是，VREG开始下降的VB变高。即，满足VREG=VREG0的VB的范围变窄。
[0048] 此外，若将齐纳二极管11替换为肖特基二极管（SBD)，则能够使导通电压VthO小 于0. 6V(例如，0. 4V左右的电压），因此，能够从比上述情况更低的VB (0. 4V左右）开始解 除外部电源电压上升时的不稳定状态。此外，还能够降低VREG开始下降时的VB。
[实施例3]
[0049] 图7是本发明的第3实施例所涉及的半导体集成电路装置300的主要部分的俯视 图。该半导体集成电路装置300通过以下方式制作而成：S卩，在同一半导体基板40上形成 有所述实施例1、2的调节器电路100、200,以及驱动外部功率开关元件41 (例如，IGBT :绝 缘栅型双极晶体管等）的控制电路25,检测功率开关元件41的过电压、过电流的电流检测 电路26,保护功率开关元件41的电压检测电路27,以及信号传输电路28等各电路系统20。 对调节器电路100、200来说，这些各电路系统20是负载电路。该调节器电路100、200的外 部电源电压端子（VB端子）例如与电池等外部电源电路46相连接。输出端子19通过实线 所示的电源布线42与各电路系统20相连接，VREG为各电路系统20的内部电源电压。此 夕卜，控制电路25的输出端子44与功率开关元件41的栅极45相连接，利用来自输出端子44 的输出信号对开关元件41进行控制。
[0050] 所述各电路系统20具有由未图示的各种扩散区域形成的逻辑电路，各电路系统 20 (控制电路25、电流检测电路26)与功率开关元件41之间以虚线43所示的路径进行信 号的交换。此外，各种扩散区域是阱区、源区以及漏区等，用于形成构成逻辑电路的M0SFET。 此外，电源布线42和虚线43所示的布线由导电膜形成，该导电膜经由绝缘膜形成在半导体 基板40上。
[0051] 此外，所述齐纳二极管11和电阻14例如由多晶硅膜形成，该多晶硅膜经由绝缘膜 形成在半导体基板40上，或者由半导体基板40内的扩散区域形成。 由于将调节器电路100、200的输出电压VREG作为所述各电路体统20的内部电源电 压，因此在形成本发明的调节器电路100、200的半导体集成电路装置40中，即使在外部电 源电压VB发生瞬断或瞬间降低的情况下，各电路系统20也能维持正常工作，并能够稳定且 可靠地驱动、检测以及保护与该半导体集成电路装置40进行信号交换的外部功率开关元 件41。
[0052] 此外，通过将并联电路10的位置改变为M0SFET6的漏极侧，完全抑制了瞬间降低 时的反向电流，并且，通过利用储存于功率开关元件41的栅极的电荷来向内部电路进行供 电，从而对于更长时间的电压的瞬间降低，也能够提供相对较稳定的输出。 标号说明
[0053] 1运算放大器 2正极端子 3负极端子 4,19,44输出端子 5基准电压电路 6 M0SFET 7漏极 8源极 9,45栅极 10 ZD/R并联电路 10a ZD电路 11齐纳二极管 12阳极 13阴极 14电阻 15第一电阻 16第二电阻 17第一连接点 18第二连接点 20各电路系统 25控制电路 26电流检测电路 27电压检测电路 28信号传输电路 40半导体基板 41功率开关元件（IGBT等） 42电源布线 43虚线 46外部电源电路（电池等） 47 GND布线 100, 200调节器电路 300半导体集成电路装置 VREF基准电压 VB外部电源电压 VREG调节器电路的输出电压 VREG0 设定电压 VREG1可使各电路系统20正常工作的VREG VREG2 VREG的最低电压 Ir，II流过电阻14的电流 12流过各电路系统10的电流
【权利要求】
1. 一种调节器电路，该调节器电路对外部电源电压进行降压，并将该电压提供给各电 路系统，其特征在于，包括： 外部电源电压端子；与所述外部电源电压端子相连接的开关元件；与所述开关元件相 连接的第一电阻；一端与所述第一电阻相连接、另一端接地的第二电阻；控制调节器电路 的运算放大器；以及与该运算放大器的正极端子相连接的基准电压电路，所述运算放大器 的负极端子与所述第一电阻和第二电阻的连接点相连接，所述运算放大器的输出与所述开 关元件的栅极相连接，所述开关元件和所述第一电阻的连接点与调节器电路的输出端子相 连接，在所述调节器电路中设置有逆流限制电路，该逆流限制电路分别连接在所述外部电 源电压端子与所述开关元件之间。
2. 如权利要求1所述的调节器电路，其特征在于， 所述逆流限制电路由二极管与电阻的并联电路构成，或者仅由二极管构成，所述二极 管的阳极与所述外部电源电压端子相连接。
3. 如权利要求2所述的调节器电路，其特征在于， 所述二极管是pn二极管、齐纳二极管或肖特基二极管。
4. 如权利要求1所述的调节器电路，其特征在于， 所述开关元件是增强型或耗尽型的η沟道MOSFET。
5. -种半导体集成电路装置，其特征在于， 所述权利要求1至4的任一项所述的调节器电路和所述电路系统形成在同一半导体基 板上。
【文档编号】H02M3/155GK104104225SQ201410143651
【公开日】2014年10月15日 申请日期:2014年4月11日 优先权日:2013年4月12日
【发明者】小滨考德 申请人:富士电机株式会社