一种多用途芯片静电保护方法
【专利摘要】本发明提供一种多用途芯片静电保护方法，包括：将闲置I/O分布于各种封装的有效I/O中，通过系统设置所述闲置I/O为三态I/O，将所述三态I/O与所述有效I/O一起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/O包括有效I/O引脚、有效电源引脚及有效地引脚。本发明的多用途芯片静电保护方法有效利用了多用途芯片中的闲置I/O，将闲置I/O设置为静电保护电路，并与有效I/O一起封装，提高了芯片的电流保护能力，同时减少漏电、不增大芯片面积。
【专利说明】一种多用途芯片静电保护方法
【技术领域】
[0001]本发明涉及集成电路设计领域，特别是涉及一种多用途芯片静电保护方法。
【背景技术】
[0002]静电释放(Electrostatic Discharge，ESD)保护对集成电路来说是非常重要的，在集成电路设计领域已经进行了许多研宄。无论是在电子设备的正常使用、运输和库存中、还是在生产装配各种集成电路元件的过程中都有可能发生静电释放。这些难以正确预见和防范的静电释放会损坏集成电路，产生不良率，甚至导致严重的损失。在目前的集成电路设计和制造中都会特别注意静电释放保护电路的设计。静电释放保护电路通常连接于管脚，且与内部电路并联。随着静电释放保护电路两端的静电电荷不断积累，这两端的电压将不断增加，一旦达到静电释放保护电路的激活放电阈值，静电释放保护电路就开始泄放静电，从而实现保护内部电路的功能，这里所述的激活放电阈值是指击穿电压(BreakdownVoltage)ο
[0003]随着半导体产品在各个领域的渗透，功能相近的产品越来越多，却又有细微差别。为了降低设计成本以及制造成本，同时又满足应用的多样化，越来越多产品的设计兼顾多样化应用，利用不同的封装实现多样化应用的要求。
[0004]多封装芯片内部集成了所有应用需要的1/0，根据应用封装出需要的1/0，通常每种应用的封装都会有部分I/o不进行封装，处于闲置状态。这种设计对系统的静电保护设计提出了更高的要求，要求兼顾所有的应用封装进行设计规划，满足各种应用要求。由于每种封装都会有闲置1/0，这些闲置I/O占用了 I/O通道的面积，增大了系统静电保护的寄生电阻，降低了静电保护能力。为了满足系统的静电保护要求，需要增加更多的静电保护电路，但是增加更多的静电保护电路后不但增加了芯片面积，也增大了静态漏电。
【发明内容】
[0005]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多用途芯片静电保护方法，用于解决现有技术中多用途芯片的静电保护电路增加了芯片面积、静态漏电等问题。
[0006]为实现上述目的及其他相关目的，本发明提供一种多用途芯片静电保护方法，所述多用途芯片静电保护方法至少包括:
[0007]将闲置I/O分布于各种封装的有效I/O中；
[0008]通过系统设置所述闲置I/O为三态I/O ；
[0009]将所述三态I/O与所述有效I/O —起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/o包括有效I/O引脚、有效电源引脚及有效地引脚。
[0010]优选地，所述三态I/O包括第一 PMOS管及第一 NMOS管，所述第一 PMOS管的源端与栅端连接至电源，所述第一 NMOS管的源端与栅端连接至地，所述第一 PMOS管的漏端与所述第一 NMOS管的漏端相连。
[0011]更优选地，所述有效I/O引脚包括源端连接于电源的第二 PMOS管，漏端连接于所述第二 PMOS管漏端的第二 NMOS管，所述第二 NMOS管的源端接地；所述第一 PMOS管及所述第一 NMOS管的漏端与所述第二 PMOS管及所述第二 NMOS管的漏端相连，以实现所述三态I/O对所述有效I/O引脚的静电保护。
[0012]更优选地，所述有效电源引脚包括连接于电源和地之间的第一静电保护电路；所述第一 PMOS管及所述第一 NMOS管的漏端与所述第一静电保护电路的电源相连，以实现所述三态I/O对所述有效电源引脚的静电保护。
[0013]更优选地，所述有效地引脚包括连接于电源和地之间的第二静电保护电路；所述第一 PMOS管及所述第一 NMOS管的漏端与所述第二静电保护电路的地相连，以实现所述三态I/O对所述有效地引脚的静电保护。
[0014]优选地，所述三态I/O均匀分布于各种封装的有效I/O中，且与需要静电保护的有效I/o相邻设置。
[0015]优选地，所述三态I/O与所述有效I/O位于同一电源域。
[0016]优选地，所述三态I/O为数字I/O或模拟I/O。
[0017]如上所述，本发明的多用途芯片静电保护方法，具有以下有益效果:
[0018]本发明的多用途芯片静电保护方法有效利用了多用途芯片中的闲置1/0，将闲置I/o设置为静电保护电路，并与有效I/O—起封装，提高了芯片的电流保护能力，同时减少漏电、不增大芯片面积。
【专利附图】
【附图说明】
[0019]图1显示为本发明的多用途芯片静电保护方法的流程示意图。
[0020]图2显示为本发明的三态I/O的结构示意图。
[0021]图3显示为本发明的多用途芯片静电保护方法对有效I/O引脚进行静电保护的原理示意图。
[0022]图4显示为本发明的多用途芯片静电保护方法对有效电源引脚进行静电保护的原理示意图。
[0023]图5显示为本发明的多用途芯片静电保护方法对有效地引脚进行静电保护的原理示意图。
[0024]元件标号说明
[0025]I三态 I/O
[0026]2有效I/O引脚
[0027]3有效电源引脚
[0028]31第一静电保护电路
[0029]4有效地引脚
[0030]41第二静电保护电路
[0031]MPl第一 PMOS 管
[0032]MP2第二 PMOS 管
[0033]MNl第一 NMOS 管
[0034]MN2第二 NMOS 管
[0035]VDD1电源
[0036]GND1地
[0037]A第一封装基板焊盘
[0038]B第二封装基板焊盘
[0039]C第三封装基板焊盘
【具体实施方式】
[0040]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0041]请参阅图1?图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0042]如图1?图5所示，本发明提供一种多用途芯片静电保护方法，所述多用途芯片静电保护方法至少包括:
[0043]首先，将不同封装对应的闲置I/O均匀排布。
[0044]具体地，所述多用途芯片具有多种封装，且每种封装都会有闲置1/0，为了充分利用所述闲置1/0，需将所述闲置I/O进行均匀排布，使得所述闲置I/O均匀分布于各种不同封装的有效I/o中，且与需要静电保护的有效I/O相邻设置。
[0045]然后，通过系统设置所述闲置I/O为三态1/01。
[0046]具体地，通过系统设置将所述闲置I/O设置为三态1/01，所述三态1/01可以是数字1/0，也可以是模拟I/O。如图2所示，在本实施例中，所述三态1/01包括第一 PMOS管MPl及第一 NMOS管MNl，所述第一 PMOS管MPl的源端与栅端连接至电源VDD10，所述第一 NMOS管丽I的源端与栅端连接至地GND10，所述第一 PMOS管MPl的漏端与所述第一 NMOS管丽I的漏端相连。
[0047]最后，将所述三态1/01与所述有效I/O —起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/o包括有效I/O引脚2、有效电源引脚3及有效地引脚4。
[0048]具体地，所述三态1/01与所述有效I/O引脚2位于同一电源域，在本实施例中，所述电源域的电源为VDD10、地为GND10。如图3所示，所述有效I/O引脚2包括源端连接于电源VDD1的第二 PMOS管MP2，漏端连接于所述第二 PMOS管MP2漏端的第二 NMOS管MN2，所述第二 NMOS管MN2的源端接地GND10。
[0049]将所述三态1/01与所述有效I/O引脚2连接到同一封装基板的焊盘上，以实现所述三态1/01对所述有效I/O引脚2的静电保护。如图3所示，所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端与所述第二 PMOS管MP2及所述第二 NMOS管MN2的漏端连接到第一封装基板焊盘A。
[0050]具体地，所述三态1/01与所述有效电源引脚3位于同一电源域，在本实施例中，所述电源域的电源为VDD10、地为GND10。如图4所示，所述有效电源引脚3包括连接于电源VDD1和地GND1之间的第一静电保护电路31。
[0051]将所述三态1/01与所述有效电源引脚3连接到同一封装基板的焊盘上，以实现所述三态1/01对所述有效电源引脚3的静电保护。如图4所示，所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端与所述第一静电保护电路31的电源VDD1连接到第二封装基板焊盘B。
[0052]具体地，所述三态1/01与所述有效地引脚4位于同一电源域，在本实施例中，所述电源域的电源为VDD10、地为GND10。如图4所示，所述有效地引脚4包括连接于电源VDD1和地GND1之间的第二静电保护电路41。
[0053]将所述三态1/01与所述有效地引脚4连接到同一封装基板的焊盘上，以实现所述三态1/01对所述有效地引脚4的静电保护。如图4所示，所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端与所述第二静电保护电路41的地GND1连接到第三封装基板焊盘C。
[0054]如图2所示，通常情况下，所述三态1/01中的所述第一 PMOS管MPl及所述第一NMOS管MNl不导通；在存在静电时，所述第一 PMOS管MPl及所述第一 NMOS管MNl导通，静电通过该通路进行泄放，有效进行静电保护，所述静电保护指该I/O中任何晶体管形成的静电保护电路。
[0055]如图3所示，所述有效I/O引脚2中所述第二 PMOS管MP2及所述第二 NMOS管丽2的漏端与所述三态I/οι中所述第一 PMOS管MPl及所述第一 NMOS管MNl的漏端相连。通常情况下，所述第一 PMOS管MPl及所述第一 NMOS管丽I均截止，所述有效I/O引脚2正常工作；当静电累计击穿所述第一 PMOS管MPl及所述第一 NMOS管MNl时，所述第一 PMOS管MPl及所述第一 NMOS管丽I导通，所述有效I/O引脚2上的静电通过所述第二 PMOS管MP2及所述第二 NMOS管丽2的漏端经所述三态1/01快速泄放，以此对所述有效I/O引脚2进行静电保护。
[0056]如图4所示，所述有效电源引脚3中所述第一静电保护电路31的电源端VDD1与所述三态1/01中所述第一 PMOS管MPl及所述第一 NMOS管丽I的漏端相连。通常情况下，所述第一 PMOS管MPl被短路，所述第一 NMOS管丽I截止，所述有效电源引脚3正常工作；当静电累计击穿所述第一 NMOS管丽I时，所述第一 NMOS管丽I导通，所述有效电源引脚3上的静电通过所述第二 NMOS管MN2的漏端经所述三态1/01快速泄放，以此对所述有效电源引脚3进行静电保护。
[0057]如图5所示，所述有效地引脚4中所述第二静电保护电路41的地端GND1与所述三态1/01中所述第一 PMOS管MPl及所述第一 NMOS管丽I的漏端相连。通常情况下，所述第一 PMOS管MPl截止，所述第一 NMOS管丽I被短路，所述有效地引脚4正常工作；当静电累计击穿所述第一 PMOS管MPl时，所述第一 PMOS管MP1，所述有效地引脚4上的静电通过所述第二 PMOS管MP2的漏端经所述三态1/01快速泄放，以此对所述有效地引脚4进行静电保护。
[0058]因此，本发明的多用途芯片静电保护方法能够有效节省芯片面积，减少静态漏电，同时提高静电保护能力。
[0059]综上所述，本发明提供一种多用途芯片静电保护方法，所述多用途芯片静电保护方法至少包括:将闲置I/o分布于各种封装的有效I/O中，通过系统设置所述闲置I/O为三态1/0，将所述三态I/O与所述有效I/O —起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/o包括有效I/O引脚、有效电源引脚及有效地引脚。本发明的多用途芯片静电保护方法有效利用了多用途芯片中的闲置1/0，将闲置I/O设置为静电保护电路，并与有效I/o —起封装，利用封装的多变性需要，实现低成本、高效率的静电保护能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0060]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种多用途芯片静电保护方法，其特征在于，所述多用途芯片静电保护方法至少包括: 将闲置I/o分布于各种封装的有效I/O中； 通过系统设置所述闲置I/o为三态I/O ; 将所述三态I/o与所述有效I/O —起封装以提高所述有效I/O的静电保护能力，其中，所述有效I/o包括有效I/O引脚、有效电源引脚及有效地引脚。
2.根据权利要求1所述的多用途芯片静电保护方法，其特征在于:所述三态I/o包括第一 PMOS管及第一 NMOS管，所述第一 PMOS管的源端与栅端连接至电源，所述第一 NMOS管的源端与栅端连接至地，所述第一 PMOS管的漏端与所述第一 NMOS管的漏端相连。
3.根据权利要求2所述的多用途芯片静电保护方法，其特征在于:所述有效I/O引脚包括源端连接于电源的第二 PMOS管，漏端连接于所述第二 PMOS管漏端的第二 NMOS管，所述第二 NMOS管的源端接地；所述第一 PMOS管及所述第一 NMOS管的漏端与所述第二 PMOS管及所述第二 NMOS管的漏端相连，以实现所述三态I/O对所述有效I/O引脚的静电保护。
4.根据权利要求2所述的多用途芯片静电保护方法，其特征在于:所述有效电源引脚包括连接于电源和地之间的第一静电保护电路；所述第一 PMOS管及所述第一 NMOS管的漏端与所述第一静电保护电路的电源相连，以实现所述三态I/O对所述有效电源引脚的静电保护。
5.根据权利要求2所述的多用途芯片静电保护方法，其特征在于:所述有效地引脚包括连接于电源和地之间的第二静电保护电路；所述第一 PMOS管及所述第一 NMOS管的漏端与所述第二静电保护电路的地相连，以实现所述三态I/O对所述有效地引脚的静电保护。
6.根据权利要求1所述的多用途芯片静电保护方法，其特征在于:所述三态I/O均匀分布于各种封装的有效I/o中，且与需要静电保护的有效I/O相邻设置。
7.根据权利要求1所述的多用途芯片静电保护方法，其特征在于:所述三态I/O与所述有效I/o位于同一电源域。
8.根据权利要求1所述的多用途芯片静电保护方法，其特征在于:所述三态I/O为数字I/O或模拟I/O。
【文档编号】H02H9/04GK104485335SQ201410790266
【公开日】2015年4月1日 申请日期:2014年12月17日 优先权日:2014年12月17日
【发明者】费伟斌, 肖艳, 周柏毓, 邹峰 申请人:芯原微电子(上海)有限公司, 芯原微电子(北京)有限公司, 芯原微电子（成都）有限公司, 芯原股份有限公司