当该箝位信号是高电平时，SR可以被接通。实际接通和关断时间不是由该箝位信号确定。在PRI输入端变为高电平后，当体二极管导通时，SR接通。SR关断时间通过先前周期的体二极管导通时间或在CLAMP变为低电平时被确定。
[0030]SR接通的长度基于先前周期的体二极管导通时间自动进行调整。如果测量到的体二极管导通时间小于阀值设定值，则在下一个循环中，可以增加SR接通时间；如果测量到的体二极管导通时间大于阀值设定值，则在下一个循环中，可以减少SR接通时间。PRI输入端是初级侧栅极控制信号输入端。次级侧上的数字控制器(参见图9)可以为PRI引脚提供数字输入。该PRI应当被连接到相应的初级侧驱动信号。
[0031]如图3所示，二极管导通时间可以通过漏源电压来感测。MOSFET的漏极可以被连接到图2的VDSNS引脚，该引脚被内部连接到比较器210。当体二极管导通时，比较器输出端COMP变为低电平。感测二极管导通的好处是体二极管电压降在整个负载范围内是相对恒定的；而且，不同的MOSFET也具有类似的体二极管电压降。
[0032]来自箝位发生器210的CLAMP输出信号限定允许SR接通时的区域。SR接通时间不应当超出CLAMP。如图4所示，CLAMP信号作为PRI和COMP的函数被生成。当PRI变为高电平时，CLAMP变为高电平，并且体二极管导通测量时段开始。当来自比较器210的COMP信号变为低电平时，该测量时段结束。CLAMP以某一延迟变为低电平，该延迟等于该测量时段。需要该时间测量的一个原因是当转换器在其谐振频率以上运行良好时，在谐振电流与次级侧的电流之间通常存在一定量的相移。在初级侧栅极驱动信号变为低电平后，仍然存在一定量的正向电流是可能的。因此，该相移可以被测量并且被添加到例如箝位时间段的末端。
[0033]参照图5，当SR MOSFET的体二极管导通时，存在两种情况。在500处图示的第一种情况下，MOSFET太早关断，正向电流流动，并且体二极管导通。在510处图示的第二种情况下，MOSFET太晚关断，负向电流流动，并且体二极管反向恢复导致导通。在这两种情况下，SR接通时间应当在不同方向被调整，因此，所述条件应当被彼此不同地检测。为此目的，生成决策窗口。因此，在两种情况下，体二极管均导通，但是在不同的时间导通。在图5的510处，在SR关断后该体二极管立即导通。在第二种情况下，VDS首先激增，接着由于反向恢复，该体二极管导通。由于存在MOSFET的栅极电阻和电容以及接近该MOSFET的电路，实际的SR关断时间在图2的SR_IN信号变为低电平后。因此，可以设定决策窗口以将这两种情况区分开。
[0034]决策窗口长度设定值可以基于MOSFET栅极电容和电阻以及系统电压电平一一这些值可以从例如MOSFET数据表获得。该窗口长度设定值应当比所计算的SR关断延迟稍微长一点。例如，如果MOSFET的关断延迟是250ns，则决策窗口可以被设定为例如300ns。因此，在该窗口的最后50ns期间，二极管导通可以被图2中的比较器210感测到；如果是第二种情况，在决策窗口的范围内，应当不存在体二极管导通。
[0035]现在将参照图6来描述决策窗口的生成。图2的WIND0W_GEN块274的输入是SR_IN信号和由电阻器280提供的WIND0W_WIDTH，并且输出是WINDOW。如图6所示，在SR_IN的下降沿处，WINDOW变为高电平，并在WIND0W_WIDTH期间保持高电平，然后变为低电平。除了 WINDOW信号以外，WINDOW函数信号通过图2的WIND0W0发生器268生成。SR接通时间可以基于先前循环的体二极管导通时间进行调整。
[0036]除了图6中描述的决策窗口以外，更长的窗口被用于记录体二极管总导通时间。在这里，如图7所示生成信号WIND0W0。信号WIND0W0在SR_IN的下降沿处变为高电平，并且在箝位信号的下降沿处变为低电平，如图7所示。如果SR_IN被CLAMP截止，则WIND0W0可以被设定为O。来自图2的栅极270的MEAS_WIND0W输出是测量体二极管总导通时间的时间段。MEAS_WIND0W通过对WINDOW和WIND0W0进行“或”操作而生成。在MEAS_WIND0W时间段内，总COMP低电平时间测量被使能。
[0037]图2的WINDOW信号和COMP信号也被用于生成DIRECT1N标签。如果在WINDOW时间段内，并且COMP被检测为高电平，则DIRECT1N = 0，意味着SR接通时间过长。如果在WINDOW时间段内检测到低电平的C0MP，并且体二极管总导通时间大于阀值设定值(例如，阀值在最小步长的I到32倍的范围内)，则DIRECT1N = 1，意味着SR接通时间太短。如果在WINDOW时间段内检测到低电平的C0MP，并且体二极管总导通时间小于阀值设定值，则DIRECT1N = 2，意味着SR接通时间是合适的(例如，不是太早也不是太迟)。
[0038]图2的OFF-CALC块278计算下一个开关循环的期望SR接通时间。这个块的输入是MEAS_WIND0W、C0MP以及DIRECT1N ;其输出是0FF_DELAY。如果SR脉冲未被CLAMP截止，则0FF_DELAY是SR接通时间的长度。其可以被初始设定为例如130ns，并且最小0FF_DELAY是130ns。当MEAS_WIND0W为高电平时，COMP测量被使能。然后，测量COMP在MEAS_WIND0W期间是低电平(其为C0MPL0W)的时间间隔。如果DIRECT1N = 0，则将0FF_DELAY减少预定步长(例如，在最小步长的I到64倍的范围内)。但是不会将其减少到低于130ns (或其他预定值)。如果 DIRECT1N = 1，则将 0FF_DELAY 增加 C0MPL0W/2。如果 DIRECT1N = 2，则将0FF_DELAY保持在先前的设定值。
[0039]图2的SR发生器块264生成SR_IN，该SR_IN是栅极驱动器块230的输入。当CLAMP变为高电平时，SR_IN变为高电平。当SR_IN为高电平时，开始超时计数。当超时计数达到0FF_DELAY或CLAMP变为低电平时，SR_IN变为低电平。超时分辨率是时钟周期。SR接通时间调整步长可以是具有±50%容差的3ns (或其他预定值)。“关断延迟”寄存器/电容器的最大时间长度可以是25us(或其他预定值)。
[0040]决策窗口的长度应当被正确设定，以缓和体二极管导通时间并且有利于高效的SR运行。如图8所示，该长度应当比从栅极驱动器开始响应SR_IN命令到栅极驱动信号下降到Vth的时间长大约20?30%。如图8所示，从SR_IN命令到栅极驱动信号下降到Vth的时间是大约230ns。决策窗口可以被设定为大约300ns (或其他预定值)。这个时间也可以基于数据表参数进行计算。窗口大小可以从例如大约80ns到大约800ns进行调整。
[0041]图9示出采用集成电路SR驱动器的示例性LLC谐振转换器应用电路900。SR驱动器被配置为监测同步整流开关的体二极管的导通并基于该体二极管的导通或非导通自动调整开关定时。电路900包括数字控制器910以便生成初级驱动信号DPWMO和DPWMl。初级驱动信号驱动开关914和916，进而驱动变压器初级918。变压器次级以半桥配置与下部绕组920连接，该下部绕组920通过SR开关驱动器924和SR开