一种用于三相同步电机驱动控制的数字分频移相电路的制作方法
【专利摘要】本发明涉及一种用于三相同步电机驱动控制的数字分频移相电路，包括2?4分频电路、伪4/3分频电路、64分频电路和分频移相电路，所述2?4分频电路的输入端与方波输入信号相连，其输出端与伪4/3分频电路的输入端相连，所述伪4/3分频电路的输出端经64分频电路与分频移相电路的输入端相连，分频移相电路的输出端外接驱动电路。本发明通过2?4分频电路、伪4/3分频和64分频的组合分频设计，把信号频率分为最终输出信号频率的6倍，提高了相位差精度，使电路产品相位差120°±0.3°，保证了电路的可靠运行，使输出频率稳定为1kHz。
【专利说明】
一种用于三相同步电机驱动控制的数字分频移相电路
技术领域
[0001]本发明涉及三相同步电机驱动控制领域，具体涉及一种用于三相同步电机驱动控制的数字分频移相电路。
【背景技术】
[0002]三相同步电机广泛应用于航天、航空、船舶、兵器、电子、医疗、工业等军民用电子系统中，相应的电机驱动控制电路也得到了广泛应用。随着电子技术的高速发展，大多数三相同步电机驱动控制系统对三相电路控制信号的频率和相位差精度要求较高。频率精度的提尚要求分频的精度相应提尚，相位差精度的提尚则要求移相的精度相应提尚。但目如所采用的三相同步电机驱动电路在硬件上大多采用FPGA或DSP芯片并结合用软件实现，这种三相同步电机驱动控制系统由于硬件生产工艺等原因，使控制信号的频率和相位差精度要求差，逐渐被数字分频移相电路控制系统所代替。
【发明内容】
[0003]本发明的目的在于提供一种用于三相同步电机驱动控制的数字分频移相电路，该电路不仅能够保证移相的精度，而且保证了电路的可靠运行。
[0004]为实现上述目的，本发明采用了以下技术方案:一种用于三相同步电机驱动控制的数字分频移相电路，包括2-4分频电路、伪4/3分频电路、64分频电路和分频移相电路，所述2-4分频电路的输入端与方波输入信号相连，其输出端与伪4/3分频电路的输入端相连，所述伪4/3分频电路的输出端经64分频电路与分频移相电路的输入端相连，分频移相电路的输出端外接驱动电路。
[0005]所述伪4/3分频电路包括三输入与非门D1、D5、D10，非门D2、D3、D4、D6、D9，与门D7、D8，电阻Rl、R2，电容Cl、C2，所述与非门Dl的其中两个输入端分别与2-4分频电路的输出端相连，其另一输入端与非门D2的输出端相连，非门D2的输入端经电阻Rl外接方波输入信号，所述电容Cl的一端与非门D2的输入端相连，其另一端接地，所述与非门D5的一输入端外接方波输入信号，其另外两输入端分别与非门D3、非门D4的输出端相连，非门D3及非门D4的输入端与2-4分频电路的输出端相连，所述与门D7的其中一输入端与非门D6的输出端相连，与门D7的另一输入端以及非门D6的输入端与2-4分频电路的输出端相连，与门D7的输出端与与门D8的一输入端相连，与门D8的另一输入端外接方波输入信号，与门D8的输出端经电阻R2与非门D9的输入端相连，所述与非门D1、与非门D5和非门D9的输出端与与非门DlO的输入端相连，与非门Dl O的输出端与64分频电路的输入端相连。
[0006]所述分频移相电路由异或门D13、D14、D15，与门D12，非门D11和移位寄存器D16组成，所述与门D12的输入端分别与异或门D13和异或门D14的输出端相连，其输出与非门Dll的输入端相连，非门D11的输出端与异或门D15的一输入端相连，异或门D15的另一输入端及异或门D13的一输入端均与移位寄存器D16的输出端Q2相连，异或门D13的另输入端及异或门D14的一输入端均与移位寄存器D16的输出端QI相连，异或门D14的另一输入端与移位寄存器D16的输出端QO相连，异或门D15的输出端与移位寄存器D16的输入端相连，所述移位寄存器D16的输出端QO、Ql和Q2为分频移相电路的输出端。
[0007]所述2-4分频电路、64分频电路均采用七级二进制计数器。
[0008]由上述技术方案可知，本发明所述的三相同步电机驱动控制的数字分频移相电路，通过2-4分频电路、伪4/3分频和64分频的组合分频设计，把信号频率分为最终输出信号频率的6倍，为后面的分频移相做准备、并在此基础上，前期分频把信号周期分得尽量小，以提高相位差精度。使用本电路后，电路产品相位差120° ±0.3°，移相反馈采用纠错电路，SP逻辑判断电路，保证了电路的可靠运行，使输出频率稳定为1kHz。
【附图说明】
[0009]图1是本发明的电路框图；
图2是本发明伪4/3分频电路的电路图；
图3是本发明分频移相电路的电路图；
图4是本发明移位寄存器输出端QO、Ql、Q2的电路状态转移图。
【具体实施方式】
[0010]下面结合附图对本发明做进一步说明:
如图1所示，本实施例的用于三相同步电机驱动控制的数字分频移相电路，包括2-4分频电路1、伪4/3分频电路2、64分频电路3和分频移相电路4，2_4分频电路I的输入端与方波输入信号相连，其输出端与伪4/3分频电路2的输入端相连，伪4/3分频电路2的输出端经64分频电路3与分频移相电路4的输入端相连，分频移相电路4的输出端外接驱动电路。本实施例中，方波信号为512kHz，该方波信号经2-4分频电路1、伪4/3分频电路2、64分频电路3和分频移相电路4后使输出A、B、C三端的输出频率稳定为I kHz，保证了电路的可靠运行。
[0011]如图2所示，伪4/3分频电路2包括三输入与非门01、05、010，非门02、03、04、06、09，与门D7、D8，电阻Rl、R2，电容C1、C2，与非门DI的其中两个输入端分别与2_4分频电路I的输出端相连，其另一输入端与非门D2的输出端相连，非门D2的输入端经电阻Rl外接512kHz方波输入信号，电容Cl的一端与非门D2的输入端相连，其另一端接地，与非门D5的一输入端外接方波输入信号，其另外两输入端分别与非门D3、非门D4的输出端相连，非门D3及非门D4的输入端与2-4分频电路I的输出端相连，与门D7的其中一输入端与非门D6的输出端相连，与门D7的另一输入端以及非门D6的输入端与2-4分频电路I的输出端相连，与门D7的输出端与与门D8的一输入端相连，与门D8的另一输入端外接512kHz方波输入信号，与门D8的输出端经电阻R2与非门D9的输入端相连，与非门D1、与非门D5和非门D9的输出端与与非门DlO的输入端相连，与非门Dl O的输出端与64分频电路3的输入端相连。
[0012]如图3所示，分频移相电路4由异或门D13、D14、D15，与门D12，非门Dll和移位寄存器D16组成，与门D12的输入端分别与异或门D13和异或门D14的输出端相连，其输出与非门Dl I的输入端相连，非门Dl I的输出端与异或门D15的一输入端相连，异或门Dl 5的另一输入端及异或门D13的一输入端均与移位寄存器D16的输出端Q2相连，异或门D13的另输入端及异或门D14的一输入端均与移位寄存器D16的输出端Ql相连，异或门D14的另一输入端与移位寄存器D16的输出端QO相连，异或门D15的输出端与移位寄存器Dl 6的输入端相连，移位寄存器D16的输出端QO、Ql和Q2为分频移相电路4的输出端。
[0013]本实施例中，2-4分频电路1、64分频电路3均采用七级二进制计数器。
[0014]本发明的工作原理:
首先，把512kHz的方波信号经过分频器进行2分频和4分频，得到256 kHz和128kHz方波信号，256kHz、128kHz两种频率的信号与512kHz方波信号一起按如图2所示进行逻辑处理。按脉冲数计算则是进行4/3分频得到了伪384kHz的方波信号。以512kHz的周期(1.9531251^)为一个时钟1'，则3个方波间隔时间为1.11'、1.51'、1.41'。
[0015]其次，把这种伪384kHz(实际128kHz)的方波信号再通过分频器进行64分频，得到了伪6kHz (实际2kHz )的方波信号，即连续三个方波间隔时间不同，分别为166.22us、166.99118、166.78118，以5121^^的周期(1.953125118)为一个时钟1'，则三个方波间隔时间分别为 85.1Τ、85.5Τ、85.4Τ。
[0016]再次，把伪6kHz的方波信号作为移位寄存器D16的时钟触发信号，如图3所示，取QOQ2 Q4为三路输出的控制信号，6个触发时钟为I个周期，则其输出控制信号的周期时间为85.1T+85.5T+85.4T+85.1T+85.5T+85.4T =512T，频率为512kHz/512=lkHz，三个控制信号的时间差分别为 85.1T+85.5Τ=170.6Τ，85.4Τ+85.1Τ=170.5Τ，85.5Τ+85.4Τ=170.9Τ，其相位差分别为 170.6Τ/512ΤΧ360°=119.953°，170.5T/512TX360° =119.882°，170.9T/512TX360° =120.164°，相位差满足120° ±0.6°的指标要求。
[0017]最后，分频移相电路4包含了纠错电路，即逻辑判断电路，如图3所示，反馈信号为移位寄存器D16的输出端QO Ql Q2，Q3 Q4是通过Q2移位过来的，所以分频移相电路4主要分析QO Ql Q2的运行情况，QO Ql Q2共有6种状态000、100、110、111、011、001，并按这6种状态进行周期循环。按照排列组合这3个状态点共有8种状态，还有010、101两种状态未出现在周期循环中。在电路产品使用过程中，特别是在刚开始上电，或出现干扰时可能会出现010、101两种状态，当移位寄存器D16的输出端QO Ql Q2在6种状态000、100、110、111、011、001循环时，D取Q2的反相状态值，而当QO Ql Q2出现010、101两种状态时，D取Q2的原状态值。当开始出现010、101两种状态时，状态被拉回到正常的循环周期，移位寄存器D16的输出端QO QlQ2的状态转移图如图4所示。
[0018]以上所述的实施例仅仅是对本发明的优选实施方式进行描述，并非对本发明的范围进行限定，在不脱离本发明设计精神的前提下，本领域普通技术人员对本发明的技术方案作出的各种变形和改进，均应落入本发明权利要求书确定的保护范围内。
【主权项】
1.一种用于三相同步电机驱动控制的数字分频移相电路，其特征在于:包括2-4分频电路、伪4/3分频电路、64分频电路和分频移相电路，所述2-4分频电路的输入端与方波输入信号相连，其输出端与伪4/3分频电路的输入端相连，所述伪4/3分频电路的输出端经64分频电路与分频移相电路的输入端相连，分频移相电路的输出端外接驱动电路。2.根据权利要求1所述的用于三相同步电机驱动控制的数字分频移相电路，其特征在于:所述伪4/3分频电路包括三输入与非门01、05、010，非门02、03、04、06、09，与门07、08，电阻R1、R2，电容C1、C2，所述与非门DI的其中两个输入端分别与2_4分频电路的输出端相连，其另一输入端与非门D2的输出端相连，非门D2的输入端经电阻Rl外接方波输入信号，所述电容Cl的一端与非门D2的输入端相连，其另一端接地，所述与非门D5的一输入端外接方波输入信号，其另外两输入端分别与非门D3、非门D4的输出端相连，非门D3及非门D4的输入端与2-4分频电路的输出端相连，所述与门D7的其中一输入端与非门D6的输出端相连，与门D7的另一输入端以及非门D6的输入端与2-4分频电路的输出端相连，与门D7的输出端与与门D8的一输入端相连，与门D8的另一输入端外接方波输入信号，与门D8的输出端经电阻R2与非门D9的输入端相连，所述与非门D1、与非门D5和非门D9的输出端与与非门DlO的输入端相连，与非门D1的输出端与6 4分频电路的输入端相连。3.根据权利要求1所述的用于三相同步电机驱动控制的数字分频移相电路，其特征在于:所述分频移相电路由异或门D13、D14、D15，与门D12，非门Dll和移位寄存器D16组成，所述与门D12的输入端分别与异或门D13和异或门D14的输出端相连，其输出与非门Dll的输入端相连，非门Dl I的输出端与异或门D15的一输入端相连，异或门D15的另一输入端及异或门D13的一输入端均与移位寄存器D16的输出端Q2相连，异或门D13的另输入端及异或门D14的一输入端均与移位寄存器D16的输出端Ql相连，异或门D14的另一输入端与移位寄存器D16的输出端QO相连，异或门D15的输出端与移位寄存器D16的输入端相连，所述移位寄存器D16的输出端QO、Ql和Q2为分频移相电路的输出端。4.根据权利要求1所述的用于三相同步电机驱动控制的数字分频移相电路，其特征在于:所述2-4分频电路、64分频电路均采用七级二进制计数器。
【文档编号】H02P25/022GK105897111SQ201610409488
【公开日】2016年8月24日
【申请日】2016年6月3日
【发明人】周向红, 张志阳, 王毅
【申请人】中国电子科技集团公司第四十三研究所