一种电荷泵电路的制作方法
【专利摘要】本发明实施例公开了一种电荷泵电路，所述电路包括：电荷泵单元，用于每个周期在时钟信号和使能信号的控制下工作或停止，以输出电压；电压检测单元，用于根据所述电荷泵单元的输出端电压与目标电压值的比较值输出下一周期的使能信号到电荷泵控制单元；至少两个电荷泵控制单元，与至少两个电荷泵电路一一对应，用于在下一周期的使能信号为高电平，当前周期和下一周期的输入时钟信号为相同电平时，产生高电平使能信号，否则产生低电平使能信号到对应的电荷泵电路的使能端，进而控制电荷泵电路的工作与停止，实现了控制同时启动开始工作的电荷泵电路的数量，从而达到了减小输出电压波动以及输入电源噪声的目的。
【专利说明】
_种电荷泵电路
技术领域
[0001]本发明实施例涉及电路技术，尤其涉及一种电荷栗电路。【背景技术】
[0002]非易失闪存介质(nor Flash/nand Flash)是一种很常见的存储芯片，兼有随机存储器(Random Access Memory，RAM)和只读存储器(Read-Only Memory，R0M)的优点，数据掉电不会丢失，是一种可在系统进行电擦写的存储器，同时它的高集成度和低成本使它成为市场主流。[00〇3] Flash芯片是由内部成千上万个存储单元组成的，每个储存单元存储一位数据，通过在存储单元的字线上施加相应的电压来完成数据的存储操作，所述电压通常是由电荷栗电路产生，电荷栗电路输出的电压通常会带有一定的电压波动，所述电压波动会影响数据的存储，而且，随着Flash芯片工艺特征尺寸的缩小，输出电压的电容负载也随着变大，为了满足Flash芯片的读出时间要求，需要许多电荷栗电路并联工作，进而导致电荷栗电路输出的电压波动更大且难以控制，同时输入电源噪声也会增大，影响Flash芯片的存储性能。
[0004]现有技术中的一种电荷栗结构示意图可以参见图1所示，该电荷栗包括n个并联的电荷栗电路和与所述n个并联的电荷栗电路一一对应的信号处理电路，输出电压V0UT经过电阻R3和R4进行分压，与参考电压VREF进行比较，当输出电压大于参考电压时，输出高电平的使能信号PMPEN，否则输出低电平的使能信号PMPEN。使能信号PMPEN用于控制下一周期的电荷栗电路是否工作，由此来调控输出电压。对于每个电荷栗电路，当前周期是否工作，取决于当前周期的使能信号PMPEN，当当前周期的使能信号PMPEN为高电平时，在输入时钟信号CLKIN〈n>的驱动下电荷栗电路开始工作；为了避免所有电荷栗电路同时工作或不工作， 各个输入时钟信号CLKIN〈n>是有一定相位差的，如图2所不为四相位输入时钟信号不意图， 每个输入时钟信号CLKIN〈n>前后相差大约1/8个时钟周期。
[0005]如果用上述四相位时钟控制很多个电荷栗电路，虽然输入时钟信号CLKIN〈n>之间的延迟可以一定程度减小输出电压的波动，但是并不能达到完全减小的目的。比如，当前周期多数个电荷栗电路停止工作后，使能信号PMPEN为低电平，所述多数个电荷栗电路的输入时钟信号CLKIN〈n>是低电平，驱动时钟信号CLKD〈n>停在了低电平，则在下一周期电荷栗电路工作时，在t0到tl期间，所述多数个电荷栗电路的输入时钟信号CLKIN〈n>为高电平，若此时所述多数个电荷栗电路的使能信号PMPEN变为高电平，则所述多数个停止工作的电荷栗电路的驱动时钟信号CLKD〈n>同时变为高电平，所述多数个停止工作的电荷栗电路将同时开始工作，从而产生较大的电压波动，如图3所示，为一个和多个电荷栗电路同时工作产生的电压波动差别不意图，其中，第一曲线310代表一个电荷栗电路工作时输出的电压波动， 第二曲线320代表多个电荷栗电路同时工作时输出的电压波动。类似的，如果当前周期多数电荷栗电路停止工作后，使能信号PMPEN为低，所述多数个电荷栗电路的输入时钟信号 CLKIN〈n>是高电平，驱动时钟信号CLKD〈n>停在了高电平，则在下一周期电荷栗电路工作时，在t2到t3期间，所述多数个电荷栗电路的输入时钟信号CLKIN〈n>为低电平，若此时所述多数个电荷栗电路的使能信号PMPEN变为高电平，则所述多数个停止工作的电荷栗电路的驱动时钟信号CLKD〈n>同时变为低电平，所述多数个停止工作的电荷栗电路将同时开始工作，同样产生较大的电压波动。通常各相位输入时钟信号CLKIN〈n>之间的延迟由CMOS门或电阻构成，可能随电源电压、工艺、温度等变化而变化，使得tO到tl或t2到t3之间的时间变大，从而产生较大电压波动的几率大增。
[0006]综上所述，需要设计一种电路来减小电荷栗电路输出电压的波动范围，提高输出电压的准确度。
【发明内容】
[0007]本发明提供一种电荷栗电路，以减小输出电压的波动范围以及输入电源噪声。
[0008]本发明实施例提供一种电荷栗电路，所述电路包括:
[0009]电荷栗单元，所述电荷栗单元包括至少两个电荷栗电路，所述电荷栗电路相互并联连接，用于每个周期在时钟信号和使能信号的控制下工作或停止，以输出电压；
[0010]电压检测单元，所述电压检测单元的输入端与所述电荷栗单元的输出端相连，用于根据所述电荷栗单元的输出端电压与目标电压值的比较值输出下一周期的使能信号到电荷栗控制单元；
[0011]至少两个电荷栗控制单元，与至少两个电荷栗电路一一对应，每个电荷栗控制单元的第一输入端分别与所述电压检测单元的输出端相连，用于获取下一周期的使能信号， 第二输入端用于接收当前周期的驱动时钟信号，第三输入端分别与输入时钟源相连，用于获取下一周期的输入时钟信号，所述电荷栗控制单元用于在下一周期的使能信号为高电平，当前周期和下一周期的输入时钟信号为相同电平时，产生高电平使能信号，否则产生低电平使能信号，所述电荷栗控制单元的输出端与电荷栗电路的使能端相连，用于输出使能信号给所述电荷栗电路，其中，各电荷栗电路的输入时钟信号之间有相位延迟。
[0012]示例性地，所述电压检测单元包括分压模块和使能信号输出模块，其中，所述分压模块用于对所述电荷栗单元的输出端电压进行分压;所述使能信号输出模块用于根据所述电荷栗单元的输出端电压与目标电压值的比较值输出使能信号。
[0013]优选的，所述分压模块包括第一电阻和第二电阻，所述使能信号输出模块包括第一比较器，其中:
[0014]所述第一电阻的第一端与所述电荷栗单元的输出端相连，第二端与所述第二电阻的第一端相连，所述第二电阻的第二端接地;所述第一比较器的反相输入端与所述第一电阻的第二端相连，正相输入端与参考电压相连，输出端输出使能信号。
[0015]进一步地，所述电路还包括:
[0016]至少两个信号处理单元，与所述至少两个电荷栗电路和至少两个电荷栗控制单元一一对应，每个信号处理单元的第一输入端与电荷栗控制单元的输出端相连，用于获取下一周期的使能信号，第二输入端与输入时钟源相连，用于获取下一周期的输入时钟信号，所述信号处理单元用于在所述使能信号的控制下产生驱动下一周期电荷栗电路工作的驱动时钟信号和反相驱动时钟信号，以驱动电荷栗电路工作。
[0017]优选的，所述信号处理单元包括:第四反相器、第二或非门、第三或非门、第四或非门和第三与门，
[0018]其中，所述第四反相器的输入端和第三与门的第二输入端分别与电荷栗控制单元的输出端相连，第四反相器的输出端与第二或非门的第二输入端相连;第二或非门的第一输入端和第三与门的第二输入端分别与输入时钟信号相连，第二或非门的输出端与第三或非门的第一输入端相连;第三或非门的第二输入端与第四或非门的输出端相连，输出端与第四或非门的第一输入端相连;第四或非门的第二输入端与第三与门的输出端相连。
[0019]优选的，所述电荷栗控制单元包括:第一反相器、第二反相器、第一与门、第二与门、第一或非门、第一与非门、第二与非门和第三反相器，
[0020]其中，所述第一反相器的输入端和第一与门的第二输入端分别与输入时钟信号相连，第一反相器的输出端与第二与门的第一输入端相连;所述第二反相器的输入端和第一与门的第一输入端分别与当前周期的驱动时钟信号相连，第二反相器的输出端与第二与门的第二输入端相连;第一与门的输出端与第一或非门的第一输入端相连;第二与门的输出端与第一或非门的第二输入端相连;第一或非门的输出端与第二与非门的第二输入端相连;第二与非门的第一输入端与第一与非门的输出端相连，输出端与第一与非门的第二输入端相连;第一与非门的第一输入端与电压检测单元的输出端相连，输出端与第三反相器的输入端相连。
[0021]进一步地，所述电路还包括输入时钟源，所述输入时钟源分别与电荷栗控制单元、 信号处理单元相连，用于产生设定频率的输入时钟信号。
[0022]本发明实施例提供的一种电荷栗电路，通过当前周期的驱动时钟信号和下一周期的输入时钟信号以及使能信号，共同确定下一周期的使能信号，避免出现多个电荷栗电路同时工作的情况，实现了当多个电荷栗电路并联工作时，控制同时启动开始工作的电荷栗电路的数量，从而达到了减小输出电压波动以及输入电源噪声的目的。【附图说明】
[0023]图1是现有技术中的一种电荷栗结构示意图；[0〇24]图2是四相位输入时钟信号不意图；
[0025]图3是一个电荷栗电路工作和多个电荷栗电路同时工作时，输出电压波动的对比示意图；
[0026]图4是本发明实施例一提供的一种电荷栗电路的结构示意图；
[0027]图5是本发明实施例二提供的电压检测单元的结构示意图
[0028]图6是本发明实施例二提供的一种电压检测单元的电路图；
[0029]图7是本发明实施例三提供的一种电荷栗控制单元的电路图；
[0030]图8是本发明实施例三提供的各信号波形示意图；
[0031]图9是本发明实施例三提供的本发明的电荷栗电路和现有的电荷栗电路在同样负载条件下的输入电源噪声和电流仿真波形对比示意图；
[0032]图10是本发明实施例四提供的一种电荷栗电路的结构示意图；[〇〇33]图11是本发明实施例四提供的一种信号处理单元的电路图。【具体实施方式】
[0034]下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
[0035]实施例一
[0036]图4为本发明实施例一提供的一种电荷栗电路结构示意图，本实施例适用于多个电荷栗电路并联工作的情况。具体参见如图4所示，本实施例提供的一种电荷栗电路具体包括:电荷栗单元410、电压检测单元420和至少两个电荷栗控制单元430。[〇〇37]电荷栗单元410,包括至少两个电荷栗电路411，电荷栗电路411相互并联连接，用于每个周期在时钟信号CLKIN〈n>和使能信号PMPEN-NEW的控制下工作或停止，以输出电压； [〇〇38]电压检测单元420的输入端与电荷栗单元410的输出端相连，用于根据电荷栗单元 410的输出端电压V0UT与目标电压值的比较值输出下一周期的使能信号PMPEN到电荷栗控制单元430;[〇〇39] 至少两个电荷栗控制单元430,与至少两个电荷栗电路411--对应，每个电荷栗控制单元430的第一输入端分别与电压检测单元420的输出端相连，用于获取下一周期的使能信号PMPEN，即当前周期输出的用于控制下一周期电荷栗电路的使能信号，第二输入端用于接收当前周期的驱动时钟信号CLKD〈n>，第三输入端分别与输入时钟源相连，用于获取下一周期的输入时钟信号CLKIN〈n>，电荷栗控制单元430用于在下一周期的使能信号PMPEN为高电平，当前周期的驱动时钟信号CLKD〈n>和下一周期的输入时钟信号CLKIN〈n>为相同电平时，产生高电平使能信号PMPEN-NEW，否则产生低电平使能信号PMPEN-NEW，该使能信号 PMPEN-NEW为下一周期实际输入电荷栗电路进行控制的使能信号。电荷栗控制单元430的输出端与电荷栗电路411的使能端相连，用于输出使能信号PMPEN-NEW给电荷栗电路411，其中，各电荷栗电路的输入时钟信号CLKIN〈n>之间有相位延迟。
[0040]每个电荷栗控制单元430的第一输入端信号PMPEN是否为高电平取决于电荷栗单元410的输出端电压V0UT是否达到目标电压值，如果是，则第一输入端信号PMPEN为高电平， 否则第一输入端信号PMPEN为低电平;第二输入端信号CLKD〈n>是为高电平还是低电平取决于此电荷栗控制单元430对应的电荷栗电路411当前周期的工作状态，如果对应的电荷栗电路411当前周期的工作状态是停止工作，则第二输入端信号CLKD〈n>为低电平，否则为高电平;而第三输入端的输入时钟信号CLKIN〈n>为设定周期的脉冲信号。当第一输入端信号，即下一周期的使能信号PMPEN为低电平时，对应的电荷栗控制单元430输出低电平使能信号 PMPEN-NEW给对应的电荷栗电路411，则下一周期此电荷栗电路411不工作；当第一输入端信号，即下一周期的使能信号PMPEN为高电平时，且第二输入端(当前周期的驱动时钟信号 CLKD〈n>)和第三输入端(下一周期的输入时钟信号CLKIN〈n>)为相同电平时，对应的电荷栗控制单元430输出高电平使能信号PMPEN-NEW给对应的电荷栗电路411，则下一周期此电荷栗电路411开始工作。[〇〇411因此，假设当前周期多数个电荷栗电路411停止工作，对应的使能信号PMPEN为低电平，所述多数个电荷栗电路411的输入时钟信号CLKIN〈n>是低电平，则当前周期驱动时钟信号CLKD〈n>停在了低电平，则在下一周期电荷栗电路411工作时，在t0到tl期间，所述多数个电荷栗电路411的输入时钟信号CLKIN〈n>为高电平，若此时所述多数个电荷栗电路411的使能信号PMPEN变为高电平，但由于所述多数个电荷栗电路411当前周期的驱动时钟信号 CLKD〈n>停在了低电平，与下一周期的输入时钟信号CLKIN〈n>不是相同电平，所以电荷栗控制单元430产生低电平使能信号到所述多数个电荷栗电路411，所以所述多数个停止工作的电荷栗电路411将不再同时开始工作，由于各电荷栗电路411的输入时钟信号CLKIN〈n>之间有一定的相位延迟，所以随着各输入时钟信号CLKIN〈n>依次变为低电平，相应的各停止工作的电荷栗电路411将依次启动开始工作，从而减小了电压波动。[〇〇42]同样的原理，假设当前周期多数电荷栗电路411停止工作，对应的使能信号PMPEN 为低，所述多数个电荷栗电路411的输入时钟信号CLKIN〈n>是高电平，则驱动时钟信号CLKD <n>停在了高电平，则在下一周期电荷栗电路411工作时，在t2到t3期间，所述多数个电荷栗电路411的输入时钟信号CLKIN〈n>为低电平，若此时所述多数个电荷栗电路411的使能信号 PMPEN变为高电平，但由于所述多数个电荷栗电路411当前周期的驱动时钟信号CLKD〈n>停在了高电平，与下一周期的输入时钟信号CLKIN〈n>不是相同电平，所以所述多数个停止工作的电荷栗电路411将不再同时开始工作，从而减小了电压波动。
[0043]本实施例提供的一种电荷栗电路，通过在电压检测单元与电荷栗电路之间增加电荷栗控制单元，且所述电荷栗控制单元的第一输入端分别与所述电压检测单元的输出端相连，用于获取下一周期的使能信号，第二输入端用于接收当前周期的驱动时钟信号，第三输入端分别与输入时钟源相连，用于获取下一周期的输入时钟信号，所述电荷栗控制单元用于在下一周期的使能信号为高电平，当前周期的驱动时钟信号和下一周期的输入时钟信号为相同电平时，产生高电平使能信号，否则产生低电平使能信号到电荷栗电路的使能端，进而控制电荷栗电路的工作与停止，实现了当多个电荷栗电路并联工作时，控制同时启动开始工作的电荷栗电路的数量，从而达到了减小输出电压波动以及输入电源噪声的目的。
[0044]实施例二
[0045]图5是本发明实施例二提供的电压检测单元的结构示意图，在上述实施例的基础上，本实施例对电压检测单元420进行了优化，参见图5所示，电压检测单元420包括:[〇〇46]分压模块421和使能信号输出模块422,其中，分压模块421用于对电荷栗单元410 的输出端电压进行分压;使能信号输出模块422用于根据电荷栗单元410的输出端电压与目标电压值的比较值输出使能信号PMPEN。[〇〇47]优选的，作为电压检测单元420的一种实现方式，参见图6所示，分压模块421包括: 第一电阻R1和第二电阻R2,使能信号输出模块422包括第一比较器C0MP1，其中:[〇〇48] 第一电阻R1的第一端与电荷栗单元410的输出端V0UT相连，第二端与第二电阻R2 的第一端相连，第二电阻R2的第二端接地;第一比较器C0MP1的反相输入端与第一电阻R1的第二端相连，正相输入端与参考电压VREF相连，输出端输出使能信号PMPEN;[〇〇49]其中，第一电阻R1和第二电阻R2的阻值根据电荷栗单元410的输出目标电压选取。 [〇〇5〇]本实施例的技术方案，将电压检测单元优化为分压模块和使能信号输出模块，其中，分压模块用于对电荷栗单元的输出端电压进行分压，使能信号输出模块用于根据电荷栗单元的输出端电压与目标电压值的比较值输出下一周期的使能信号，从而使得电荷栗控制单元可以根据所述使能信号产生控制下一周期电荷栗电路工作的使能信号。[0051 ] 实施例三
[0052]图7是本发明实施例三提供的一种电荷栗控制单元的电路图，在上述实施例的基础上，本实施例对电荷栗控制单元430进行了优化，每一个电荷栗电路411都对应一个电荷栗控制单元430。具体参见图7所示，
[0053]电荷栗控制单元430具体包括:第一反相器T1、第二反相器T2、第一与门Y1、第二与门Y2、第一或非门HF1、第一与非门YF1、第二与非门YF2和第三反相器T3。
[0054]其中，第一反相器T1的输入端和第一与门Y1的第二输入端分别与输入时钟信号 CLKIN相连，第一反相器T1的输出端与第二与门Y2的第一输入端相连;所述第二反相器T2的输入端和第一与门Y1的第一输入端分别与当前周期的驱动时钟信号CLKD相连，第二反相器 T2的输出端与第二与门Y2的第二输入端相连;第一与门Y1的输出端与第一或非门HF1的第一输入端相连;第二与门Y2的输出端与第一或非门HF1的第二输入端相连;第一或非门HF1 的输出端与第二与非门YF2的第二输入端相连;第二与非门YF2的第一输入端与第一与非门 YF1的输出端相连，输出端与第一与非门YF1的第二输入端相连;第一与非门YF1的第一输入端与电压检测单元420的输出端PMPEN相连，输出端与第三反相器T3的输入端相连。
[0055]为了阐述本发明实施例提供的电荷栗控制单元430的工作原理，设定每个电荷栗电路411对应的输入时钟信号CLKIN依次相差1 /8个时钟周期，具体可以参见图2所示的四相位输入时钟信号示意图。参见图7所示的电路图，如果第一与非门YF1的第一输入端PMPEN为低电平，则第三反相器T3的输出端PMPEN-NEW也为低电平；如果第一与非门YF1的第一输入端PMPEN为高电平，则在输入时钟信号CLKIN和第一与门Y1的第一输入端以及第二反相器T2 的输入端CLKD出现相同电平时，第三反相器T3的输出端PMPEN-NEW才为高电平。每个电荷栗电路411的下一周期的使能信号PMPEN-NE W受到自己的下一周期的输入时钟信号CLKIN和当前周期的驱动时钟信号CLKD状态的影响而不同。电荷栗控制单元430输出的下一周期的电荷栗使能信号PMPEN-NEW波形示意图参见图8所示，可见电荷栗电路411的下一周期的使能信号PMPEN-NEW依次变为高电平，第一个电荷栗电路411的下一周期的使能信号PMPEN-NEW〈 1>到第n个电荷栗电路411的下一周期的使能信号PMPEN-NEW〈n>变为高电平的时刻由各电荷栗电路411对应的输入时钟信号CLK IN之间的延迟决定，因此，避免了多个电荷栗电路411 同时工作的问题，减小了电荷栗单元410的输入电源噪声和输出电压波动。
[0056]具体可以参见图9所示的本发明的电荷栗电路和现有的电荷栗电路在同样负载条件下的输入电源噪声仿真波形对比示意图，其中第三曲线3表示本发明的电荷栗单元410的输入电源噪声，第四曲线4表示现有技术中电荷栗单元410的输入电源噪声，第五曲线5表示本发明的电荷栗单元410的输入的电源电流，第六曲线6表示现有技术中电荷栗单元410的输入电源电流，可以看出通过本发明的技术方案，明显地减小了电荷栗单元410的输入电源噪声。[〇〇57] 上述电荷栗控制单元430实现了当当前周期使能信号PMPEN为低电平时，电荷栗控制单元430的输出端PMPEN-NEW为低电平，对应的电荷栗电路411下一周期不工作；当当前周期的使能信号PMPEN为高电平时，且下一周期的输入时钟信号CLKIN与当前周期的驱动时钟信号CLKD为相同电平时，电荷栗控制单元430的输出端PMPEN-NEW为高电平，对应的电荷栗电路411下一周期启动工作。
[0058]本实施例提供的一种电荷栗控制单元的电路图，实现了当当前周期使能信号为低电平时，电荷栗控制单元的输出端为低电平，对应的电荷栗电路下一周期不工作；当当前周期的使能信号为高电平时，且下一周期的输入时钟信号与当前周期的驱动时钟信号为相同电平时，电荷栗控制单元的输出端为高电平，对应的电荷栗电路下一周期启动工作。
[0059]实施例四
[0060]图10是本发明实施例四提供的一种电荷栗电路的结构示意图，在上述实施例的基础上，本实施例进行了进一步优化，在电荷栗控制单元430与电荷栗电路411之间增加了信号处理单元440，具体可以参见图10所示，所述电荷栗电路包括:[〇〇61 ]电荷栗单元410、电压检测单元420、至少两个电荷栗控制单元430和至少两个信号处理单元440。[〇〇62]电荷栗单元410,包括至少两个电荷栗电路411，电荷栗电路411相互并联连接，用于每个周期在时钟信号CLKIN〈n>和使能信号PMPEN-NEW的控制下工作或停止，以输出电压； [〇〇63]电压检测单元420的输入端与电荷栗单元410的输出端相连，用于根据电荷栗单元 410的输出端电压V0UT与目标电压值的比较值输出下一周期的使能信号PMPEN到电荷栗控制单元430;[〇〇64]至少两个电荷栗控制单元430,与至少两个电荷栗电路411-对应，每个电荷栗控制单元430的第一输入端分别与电压检测单元420的输出端相连，用于获取下一周期的使能信号PMPEN，第二输入端用于接收当前周期的驱动时钟信号CLKD〈n>，第三输入端分别与输入时钟源相连，用于获取下一周期的输入时钟信号CLKIN〈n>，电荷栗控制单元430用于在下一周期的使能信号PMPEN为高电平，当前周期的驱动时钟信号CLKD〈n>和下一周期的输入时钟信号CLKIN〈n>为相同电平时，产生高电平使能信号，否则产生低电平使能信号，电荷栗控制单元430的输出端与电荷栗电路411的使能端相连，用于输出使能信号PMPEN-NEW给电荷栗电路411，其中，各电荷栗电路的输入时钟信号CLKIN〈n>之间有相位延迟。[〇〇65]至少两个信号处理单元440与至少两个电荷栗电路411和至少两个电荷栗控制单元430-对应，每个信号处理单元440的第一输入端与电荷栗控制单元430的输出端相连，用于获取下一周期的使能信号PMPEN-NEW，第二输入端与输入时钟源相连，用于获取下一周期的输入时钟信号CLKIN，信号处理单元440用于在使能信号PMPEN-NEW的控制下产生驱动下一周期电荷栗电路工作411的驱动时钟信号CLKD和反相驱动时钟信号CLKDB，以驱动电荷栗电路411工作。[〇〇66]优选的，作为信号处理单元440的一种实现方式，参见图11所示，信号处理单元440包括:第四反相器T4、第二或非门HF2、第三或非门HF3、第四或非门HF4和第三与门Y3，[〇〇67]其中，第四反相器T4的输入端和第三与门Y3的第一输入端分别与电荷栗控制单元 430的输出端PMPEN_NEW相连，第四反相器T4的输出端与第二或非门HF2的第二输入端相连； 第二或非门HF2的第一输入端和第三与门Y3的第二输入端分别与输入时钟信号CLKIN相连， 第二或非门HF2的输出端与第三或非门HF3的第一输入端相连;第三或非门HF3的第二输入端与第四或非门HF4的输出端相连，输出端与第四或非门HF4的第一输入端相连;第四或非门HF4的第二输入端与第三与门Y3的输出端相连。[〇〇68]当第四反相器T4的输入端和第三与门Y3的第一输入端信号PMTON-NEW为高电平时，产生的驱动下一周期电荷栗电路411工作的驱动时钟信号CLKD与输入时钟信号CLKIN同步变化；当第四反相器T4的输入端和第三与门Y3的第一输入端信号PMPEN-NEW为低电平时， 不产生驱动下一周期电荷栗电路411工作的驱动时钟信号CLKD，输入时钟信号CLKIN被截止。
[0069]在上述各实施例的基础上的，所述电荷栗电路还包括输入时钟源，所述输入时钟源分别与电荷栗控制单元430、信号处理单元440相连，用于产生设定频率的输入时钟信号CLKIN〇
[0070]注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解， 本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、 重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
【主权项】
1.一种电荷栗电路，其特征在于，包括:电荷栗单元，所述电荷栗单元包括至少两个电荷栗电路，所述电荷栗电路相互并联连 接，用于每个周期在时钟信号和使能信号的控制下工作或停止，以输出电压；电压检测单元，所述电压检测单元的输入端与所述电荷栗单元的输出端相连，用于根 据所述电荷栗单元的输出端电压与目标电压值的比较值输出下一周期的使能信号到电荷 栗控制单元；至少两个电荷栗控制单元，与至少两个电荷栗电路一一对应，每个电荷栗控制单元的 第一输入端分别与所述电压检测单元的输出端相连，用于获取下一周期的使能信号，第二 输入端用于接收当前周期的驱动时钟信号，第三输入端分别与输入时钟源相连，用于获取 下一周期的输入时钟信号，所述电荷栗控制单元用于在下一周期的使能信号为高电平，当 前周期的驱动时钟信号和下一周期的输入时钟信号为相同电平时，产生高电平使能信号， 否则产生低电平使能信号，所述电荷栗控制单元的输出端与电荷栗电路的使能端相连，用 于输出使能信号给所述电荷栗电路，其中，各电荷栗电路的输入时钟信号之间有相位延迟。2.根据权利要求1所述的电路，其特征在于，所述电压检测单元包括分压模块和使能信 号输出模块，其中，所述分压模块用于对所述电荷栗单元的输出端电压进行分压;所述使能 信号输出模块用于根据所述电荷栗单元的输出端电压与目标电压值的比较值输出使能信 号。3.根据权利要求2所述的电路，其特征在于，所述分压模块包括第一电阻和第二电阻， 所述使能信号输出模块包括第一比较器，其中:所述第一电阻的第一端与所述电荷栗单元的输出端相连，第二端与所述第二电阻的第 一端相连，所述第二电阻的第二端接地;所述第一比较器的反相输入端与所述第一电阻的 第二端相连，正相输入端与参考电压相连，输出端输出使能信号。4.根据权利要求1或3所述的电路，其特征在于，所述电荷栗控制单元包括:第一反相 器、第二反相器、第一与门、第二与门、第一或非门、第一与非门、第二与非门和第三反相器，其中，所述第一反相器的输入端和第一与门的第二输入端分别与输入时钟信号相连， 第一反相器的输出端与第二与门的第一输入端相连;所述第二反相器的输入端和第一与门 的第一输入端分别与当前周期的驱动时钟信号相连，第二反相器的输出端与第二与门的第 二输入端相连;第一与门的输出端与第一或非门的第一输入端相连;第二与门的输出端与 第一或非门的第二输入端相连;第一或非门的输出端与第二与非门的第二输入端相连;第 二与非门的第一输入端与第一与非门的输出端相连，输出端与第一与非门的第二输入端相 连;第一与非门的第一输入端与电压检测单元的输出端相连，输出端与第三反相器的输入 端相连。5.根据权利要求1所述的电路，其特征在于，还包括:至少两个信号处理单元，与所述至少两个电荷栗电路和至少两个电荷栗控制单元一一 对应，每个信号处理单元的第一输入端与电荷栗控制单元的输出端相连，用于获取下一周 期的使能信号，第二输入端与输入时钟源相连，用于获取下一周期的输入时钟信号，所述信 号处理单元用于在所述使能信号的控制下产生驱动下一周期电荷栗电路工作的驱动时钟 信号和反相驱动时钟信号，以驱动电荷栗电路工作。6.根据权利要求5所述的电路，其特征在于，所述信号处理单元包括:第四反相器、第二或非门、第三或非门、第四或非门和第三与门，其中，所述第四反相器的输入端和第三与门的第二输入端分别与电荷栗控制单元的输 出端相连，第四反相器的输出端与第二或非门的第二输入端相连;第二或非门的第一输入 端和第三与门的第二输入端分别与输入时钟信号相连，第二或非门的输出端与第三或非门 的第一输入端相连;第三或非门的第二输入端与第四或非门的输出端相连，输出端与第四 或非门的第一输入端相连;第四或非门的第二输入端与第三与门的输出端相连。7.根据权利要求5所述的电路，其特征在于，还包括输入时钟源，所述输入时钟源分别 与电荷栗控制单元、信号处理单元相连，用于产生设定频率的输入时钟信号。
【文档编号】H02M3/07GK105958817SQ201610409335
【公开日】2016年9月21日
【申请日】2016年6月12日
【发明人】张现聚, 邓龙利
【申请人】北京兆易创新科技股份有限公司