专利名称：数字相位分析器和合成器的制作方法
技术领域：
本发明涉及一种数字控制时钟信号合成器和串行二进制信号分析器。
数字控制时钟信号合成器是众所周知的。被称为任意波形发生器的系统包括一组表示在当前时间的输出时钟信号值的数字控制信号源。系统时钟控制提供数字控制信号的比率，系统时钟通常具有比合成时钟信号高的频率。这些数字控制信号被提供给数模转换器(DAC)。DAC输出的模拟信号被低通滤波并进行阈值检测。阈值检测器输出的信号就是合成的时钟信号。
对于系统时钟周期，当合成的时钟信号高时，数字信号具有最大值，而对于系统时钟周期，当合成的时钟信号低时，数字信号具有最小值。对于发生上升沿和下降沿的系统时钟周期，数字信号具有中间值。DAC产生一个与数字信号值相对应的电平的模拟信号。例如，在上升沿，时钟信号从前一个系统时钟周期的最小值过度到下一个系统时钟周期的最大值。在上升沿的系统时钟周期，靠近最小值的中间值的数字控制信号使低通滤波模拟信号缓慢地相对上升，从而使信号通过阀值电平相对较晚。接着，在该系统时钟周期内上升沿的发生相对较晚。相反，靠近最大值的中间值的数字控制信号使低通滤波模拟信号快速地相对上升，从而使信号通过阀值电平相对较早。在这种情况下，在该系统时钟周期内上升沿的发生相对较早。下降沿的情况类似。以这种方式，使用位于系统时钟周期内的部分位置的上升和下降沿合成数字时钟信号。
这样的系统可以产生一个具有由相对较高分解准确定位的边沿的合成时钟信号。然而，这样的系统需要基本高于合成时钟信号的系统时钟频率。由于合成时钟需要一个相对较高的频率，则这样的系统需要一个极高频率的系统时钟信号，和一个对应的高速数字控制信号源，DAC，低通滤波器，以及阈值检测器。这样的高频分量成本较高，甚至技术上是不可能的。
已经开发了提供具有由相对较高分解准确定位的边沿的合成时钟信号，但不需要较高分量的其他技术。例如，1995年2月28日授权给Black等人，标题为用于具有可编程周期的信号的合成的装置和方法，美国专利5,394,106公开了这样的一个系统。该专利公开的系统包括一组数字控制信号源，由系统时钟计时的计数器，幅值比较器，和一个可变延迟电路。数字控制信号表示从最后产生的边沿到下一个要求的边沿的时间。每个数字控制信号的一部分表示从在前边沿到所要求的合成时钟信号的下一个边沿的时间位置的整数个系统时钟周期。每个数字控制信号的第二部分表示从在前边沿到所要求的下一个边沿的时间位置的系统时钟周期的小数部分。数字控制信号通过一个累加器连接到幅值比较器的一个输入端并且将来自计数器的值提供给幅值比较器的第二个输入端。计数器计数系统时钟周期，并且当已经计数所要求的时钟周期数目时(即，已达到所要求的计数)，幅值比较器产生一个逻辑‘1’信号以指示一个匹配。接着，数字控制信号的小数部分以可变延迟电路为条件以延迟用于系统时钟周期的所要求部分的来自幅值比较器的逻辑‘1’输出信号。来自可变延迟电路的延迟输出信号在合成时钟信号产生一个边沿。
在不需要系统时钟信号的频率基本高于合成时钟信号的频率的情况下，5,394,106的系统在系统时钟周期的小数分解部分将边沿放置到合成时钟信号。作为替换，系统时钟信号的频率仅需是与合成时钟信号中所要求的最高频率相同的量级。然而，在5,394,106这样的系统，需要一个来自数字控制信号源的新数字控制信号以响应来自幅值比较器的‘匹配’信号，即，当已产生对应于最后数字控制信号的边沿时。因为可以使用这样的系统，并将其用于产生一个相位调制合成时钟信号(就抖动响应测量而言)，在改变时间周期时需要新的数字控制值。换言之，与系统时钟异步地接收输入数字控制值。
然而，本领域技术人员应该认识到，同步数字系统较容易设计，实现，以及集成到其他的数字系统。5,394,106系统的异步使得将这样的系统集成到一个数字系统较为困难。第二，异步系统使得准确滤波不易设计和实现。这样，在不需要具有基本高于合成时钟信号的频率的频率的系统时钟的情况下，需要一种时钟信号合成器，该合成器允许准确和高分解的边沿配置，以及该合成器以同步方式操作(即，接收的数字控制信号与系统时钟同步)。
时钟信号分析器也是众所周知。这样的分析器产生表示输入时钟信号相位的数据。以与上面描述的时钟信号发生器对应的方式，一个时钟信号分析器包括一个在输入时钟信号的一个边沿启动，在下一个边沿停止的计数器。该计数器由系统时钟计时，并且在计数周期结束时的计数给出两个边沿之间的时间表示。
上面的方法具有系统时钟周期的分解。一种用于实现较好分解的方法包括两个斜波发生器，与系统时钟相比这两个斜波发生器能够实现较好的分解。脉冲用于表示所分析的时钟信号内的边沿位置。一个启动脉冲触发一个斜波发生器，该斜波发生器在一个系统时钟周期期间从最小电压跨越最大电压。该斜波发生器继续直到下一个时钟周期开始为止。在下一个时钟周期开始时的斜波信号值转换为数字信号，并且是从开始脉冲到下一个时钟周期开始的时钟周期的小数部分的表示较小值表示出现的启动脉冲接近该时钟周期的结束而较大值表示出现的启动脉冲仅跟在系统时钟周期之后。启动脉冲还启动一个开始计数系统时钟周期的计数器。停止脉冲使计数器停止并触发第二斜波发生器。第二斜波发生器以与第一斜波发生器类似的方式操作并产生一个指示从停止脉冲到下一个时钟周期开始的时钟周期的小数部分的数字值。第二斜波发生器的值还转换为一个数字值。这样，启动脉冲和停止脉冲之间的持续时间可确定为，计数器内的系统时钟周期数目，加上启动脉冲和由第一斜波发生器的数字值表示的第一完整系统时钟周期之间的时钟周期的小数部分，减去停止脉冲和由第二波发生器的数字值表示的下一个完整系统时钟周期之间的时钟周期的小数部分。
规定合成时钟信号的每个边沿不总是必须的，分析输入时钟信号的每个边沿的时间也不总是必须的。在某些情况下，在低于合成或分析的数据信号内的边沿比率的较低比率，提供边沿数据，以及接收边沿定时数据就已足够。
根据本发明的原则，一个数字相位合成器包括一个连续相位数据信号源。一个内插器响应连续相位数据信号中的每一个产生连续边沿配置数据信号。相位调制器产生一个输出时钟信号，该信号具有常常由连续边沿配置数据信号确定配置的边沿。类似地，一个数字相位分析器包括一组具有边沿的串行二进制输入信号源。一个相位解调器产生表示串行二进制输入信号的每个边沿位置的连续数据信号。一个抽取器在低于产生串行二进制输入信号的边沿的较低比率产生相位数据信号。
在不需要系统时钟具有基本高于合成时钟信号的频率的频率的情况下，根据本发明的时钟信号合成器允许准确和较高的分解边缘配置，并且该合成器以同步方式操作。
附图中
图1是一个用于串行二进制信号的相位测量/发生器系统的方框图；图2是可用于图1所示系统的时钟信号合成器的方框图；图3是图2所示的时钟信号合成器的详细方框图；图4是用于理解根据本发明的相位测量/发生器系统的操作的波形图；图5是可用于图3的时钟信号合成器的内插器的详细方框图；图6和7波形图，图9和8是表，都用于理解图2和3所示的时钟信号合成器的相位调制器的操作；图10是可用于图1所示系统的串行二进制输入信号分析器的方框图；图11是图10所示的串行二进制输入信号分析器的详细方框图；图12是图11所示的延迟和寄存器阵列电路的详细方框图；图13是用于理解图11和12所示的串行二进制输入信号分析器的操作的波形图；图14是可用于图11所示的串行二进制输入信号分析器的滤波器的详细方框图。
图1是一个用于数字信号的相位测量/发生器系统10的方框图。图1a是配置为用于响应相位数据信号产生时钟输出信号的系统10的方框图以及图1b是配置为用于测量串行二进制输入信号的相位的系统10的方框图。图1a和b中相同的部件被标以相同的标记数字。
在图1a，输入端IN连接到一个产生规定所产生的时钟输出信号的希望的相位特征的信号的系统控制器(未示出)。
输入端IN连接到处理器5的输入端。处理器5的输出端连接到相位合成器20的输入端。相位合成器20的数据输出端连接到时钟输出端CLK OUT，并且相位合成器20的选通信号输出端STROBE连接到处理器5的相应输入端。
控制输入端连接到系统控制器(未示出)并接收用于控制系统10的配置和操作的数据。控制输入端连接到控制接口电路12的输入端。控制接口电路12的状态输出端产生表示系统10的操作条件的状态信号并连接到系统控制器。
参考时钟信号REFCLK连接到锁相环(PLL)14的参考输入端。环路滤波器15也连接到PLL14。PLL14将时钟信号提供给系统10的各个部件，各部件以公知方式同步到参考时钟。为简化附图，图1未示出这些时钟信号。
在图1b，输入端IN连接到串行二进制输入信号源。输入端IN连接到相位分析器30的输入端。相位分析器30的相位数据输出端连接到后处理器25的数据输入端。后处理器25的输出端连接到产生表示串行二进制输入信号IN的检测相位特性的数据的输出端OUT。分析器30的选通输出端STROBE连接到后处理器25的相应输入端。另外，来自分析器30的恢复时钟输出端连接到恢复时钟输出端。图1b所示系统的剩余部分与图1a所示的部分相同。以下面详细描述的方式，图1a的系统10与图1b的系统相同，如连接图1a和图1b之间的虚线所示。
在操作中，系统控制器(未示出)经控制输入端将控制数据提供给系统10。控制接口12以各种公知方式中的任何一种接收并存储这些信息。例如，控制输入端可以连接到多位并行数字总线，多位并行数字总线连接到一个微处理器。作为一种替换，在示出的实施例，控制输入端是一种串行数字输入终端，它包括一个串行数据信号线、一个时钟信号线，而且还可能包括用于控制流向或来自控制接口12的数据流的控制线。控制接口12包括连接到控制输入终端的寄存器，用于存储来自控制输入终端的值。寄存器的输出终端均以已知的方式与系统10中控制的的多个电路连接。
类似地，控制接口可以包括寄存器，或者锁存器，或者传输门(根据需要)，它的输入终端与系统10的节点连接从而监测节点的值。这些电路的输出终端与状态输出终端连接。此外，上面描述的寄存器，包括控制值，也可以使他们的输出终端连接到状态输出终端。还可能共享这些控制寄存器，以及一些包含的控制值和其它提供的状态值。对于控制输入终端，状态输出终端可以是多位并行数据总线，或者象在给出的实施例中，是包括数据信号线、时钟信号线及可能的控制线的串行信号线。系统控制器(未示出)能够从这些电路中以一种已知的方式读取数据来判断系统10的当前状态。
在图1a中，系统控制器(未示出)已经提供控制数据给控制接口12，来配置系统10使其作为时钟输出信号发生器，其方式将在下面详述。在该操作模式下，当要求新的相位数据时合成器20向处理器5发出选通信号。作为对该选通信号的响应，处理器5将相应的表示时钟输出信号(CLK OUT)的相位特性的数据(PHASE DATA)提供给合成器20。正如下面将要详细描述的，处理器5既可以与相位合成器20一起进行实体信号处理，也可以在没有实体处理的情况下使输入相位特征信号直接地从输入端IN到相位合成器20。然而，在所述实施例，处理器20与相位合成器20内的相对高速电路一起以下面所述方式执行相对低速的信号处理。
合成器20产生具有根据从预处理器5接收的相位数据放置的边沿的时钟输出信号CLK OUT。时钟输出信号CLK OUT具有基本上在预定比率(波特)出现的边沿，包括这些边沿的相位调制。然而，在恒定比率需要(经STROBE信号)来自预处理器5的相位数据，该恒定比率小于输出串行二进制信号OUT内的边沿的预定(波特)比率，所有这些以下面更为详细描述的方式进行。即，所产生的时钟输出信号CLK OUT内的边沿与来自预处理器5的相位数据异步地产生。
在图1b，系统控制器(未示出)已将控制数据提供给控制接口12以配置系统，使其以下面更为详细描述的方式，操作为一个串行二进制输入信号测量系统。在该操作模式，分析器30接收具有基本上预定比率(波特)出现的边沿的串行二进制输入信号IN，但是进行相位调制。分析器30计算表示从串行二进制输入信号IN的每个边沿到下一个连续边沿所经历的时间的数据，并产生一个表示分析器30接收的串行二进制输入信号IN的相位特性的相位表示数据信号PHASEDATA序列。这些相位表示数据信号PHASEDATA与表示新的相位表示数据PHASE DATA是否可用的选通信号STROBE一起用于后处理器25。响应选通信号STROBE，后处理器25接收相位表示数据信号PHASEDATA并产生一个表示串行二进制输入信号的相位特性的输出信号OUT。以与上面描述的预处理器5相似的方式，后处理器25可以执行实体信号处理，或也可以在没有任何实体处理的情况下使相位数据输出信号PHASE DATA直接地从分析器30到相位特性输出端OUT。然而，在所述实施例，后处理器25与分析器30内的相对高速信号处理一起以下面所述方式执行相对低速的信号处理。
与上面参照图1a所述的数字时钟产生系统类似，将相位数据在恒定比率提供给后处理器25(经STROBE信号)，同时串行二进制输入信号内的边沿基本出现在预定的比率(波特)，尽管进行相位调制，所有的这些以下面所述的方式进行。这样，与串行二进制输入信号内的边沿异步地产生相位数据。另外，在所示实施例，分析器30还产生一个具有基本上与接收的串行二进制输入信号IN相同的相位的恢复时钟信号RECOVEREDCLK。
图2是可用于图1所示的系统10的时钟信号合成器20的方框图。在图2，将来自预处理器5(图1)的相位数据连接到内插滤波器22的一个输入端。内插滤波器22的选通信号输出端连接到预处理器5的相应输入端。内插滤波器22的数据输出端连接到相位调制器26的一个输入端。相位调制器26的一个输出端连接到时钟信号输出端CLK OUT。
在操作中，内插滤波器22通过启动选通信号STROBE要求来自预处理器5的相位数据。响应选通信号STROBE，预处理器5以上面描述的公知方式提供表示所要求的时钟输出信号CLK OUT的相位特性的数据。内插滤波器22接着产生连续边沿配置数据信号，每个这样的信号规定时钟输出信号CLK OUT内的一个边沿的位置。以这种方式，内插滤波器22产生边沿配置信号，以下面更为详细描述的方式，该信号以相位调制器26为条件来产生一个时钟输出信号，该时钟输出信号具有一个从来自预处理器5的在前相位数据信号表示的特性到最后接收的相位数据信号表示的特性平滑变化的相位特性。相位调制器26产生具有响应来自内插滤波器22的边沿配置信号的每一个而放置的边沿的时钟输出信号CLKOUT。
图3是一个图1和2所示的串行二进制信号合成器20的更为详细的方框图。在图3，来自预处理器5(图1)的相位数据连接到内插器220的数据输入端。内插器220的一个输出端连接到位扩充器230的一个输入端。如下面更为详细描述的，来自PLL14的系统时钟信号连接到分频器232的一个输入端。分频器232的一个输出端连接到时钟选择器234的一个数据输入端。时钟选择器234的一个数据输出端连接到内插器220的时钟输入端。内插器220的选通输出端连接到内插滤波器20的STROBE输出端。内插器220，位扩充器230，分频器232和时钟选择器234的组合形成内插滤波器22。
PLL14在系统时钟频率还产生一个多相位时钟信号。在所示实施例，多相位时钟信号包括具有相位φ0到φ7的时钟信号。选择多相位时钟信号的第一相位，φ0，作为系统时钟信号SYS CLK，并且将其连接到计数器262的一个输入端。
位扩充器230的一个输出端连接到加法器268的第一输入端。将加法器268的相应的第一和第二输出端连接到解码器272的相应的第一和第二控制输入端。解码器272的输出端连接到模拟多路复用器(MUX)274的一个数据输入端。MUX 274的输出端连接到低通滤波器276的输入端。低通滤波器(LPF)276的输出端连接到比较器278的数据输入。比较器278的输出端连接到合成器20的输出端并产生时钟输出信号CLK OUT。
加法器268的第三输出端连接到第一数字到模拟转换器(DAC)264，和第二DAC266的相应输入端。第一和第二DACs264和266的相应输出端产生信号A1和A2并连接到解码器272的相应输入端。多相位系统时钟信号的所有相位，φ到φ7，连接到模拟MUX274的控制输入端。计数器252,MUX274,LPF276和比较器278的组合形成相位调制器26。
图4示出来自PLL14(图1)的多相位系统时钟信号。在示出的实施例，多相位系统时钟包括具有相同频率的8个时钟信号，但是分别为8个平均分隔的相位，以便简化本发明的描述。多相位系统时钟信号可以由环形振荡器以公知方式产生。多相位系统时钟信号还可能包括多于或少于8个的相位。选择多相位系统时钟信号中的一个相位以提供一个系统时钟信号。在示出的实施例，使用φ0作为系统时钟。
内插滤波器22内的分频器232从PLL14接收系统时钟信号，并在系统时钟信号频率的相应分谐波(即，系统时钟频率的1/2,1/4,1/8等)产生多个时钟信号。在优选实施例，分频器232产生9个这样的时钟信号。这9个分频时钟信号，和系统时钟信号，提供给时钟选择器234，时钟选择器234选择这些信号中的一个作为内插器220的时钟信号。
内插滤波器22是一个在相对稀少的接收相位数据信号之间进行内插，以产生名义上在波特的边沿配置数据信号的低通滤波器。这种设计允许相位数据输入比率从相对较低的比率1.5MHz，增加到象700到1400MHz这样的频率的较大范围。在示出的实施例，以公知方式配置内插器22，以便提供接收相位数据信号之间的输出边沿配置数据信号的内插。
图5是一个可用于图3的时钟信号合成器20的内插器220的更为详细的方框图。图5示出内插器220的三个方框图。在图5a，将来自预处理器5的相位数据连接到锁存器222的一个输入端。锁存器222的一个输出端连接到第一矩形波串滤波器226的一个输入端。第一矩形波串滤波器226的一个输出端连接到第二矩形波串滤波器228的一个输入端。第二矩形波串滤波器228的一个输出端连接到一个漏斗移相器229的一个输入端。漏斗移相器229的一个输出端连接到内插器220的一个输出端OUT，内插器220的一个输出端OUT连接到相位调制器26(图3)。在波特FBAUD示出的来自时钟选择器234(图3)的一个时钟信号连接到第二矩形波串滤波器228的时钟输入端以及固定频率的分频器223的一个输入端。固定频率分频率223的一个输出端连接到第一矩形波串滤波器226的时钟输入端以及第二固定频率分频率221的一个输入端。第二固定频率分频率221的一个输出端连接到锁存器222的时钟输入端以及内插器220的选通输出端STROBE。
矩形波串滤波器众所周知，并且在预定的时间周期具有平脉冲响应特性。本领域的技术人员认识到这样的滤波器将提供输入信号的线性内插和放大。串联，并工作在相同时间周期的两个这样的矩形波串滤波器将提供一个二次内插功能和放大。本领域的技术人员还认识到也可以采用其他的内插方案。
在操作中，锁存器222接收来自预处理器5的相位数据并响应来自第二固定频率分频器221的选通信号STROBE寄存该信号。选通信号STROBE直接从系统时钟信号通过分频器232和时钟选择器234(图3)以及第一和第二固定分频器223和221的频率分割得到。因此，与系统时钟同步地接收相位数据，并且相位数据不响应任何产生的边沿的定时。寄存相位数据提供给第一和第二矩形波串滤波器226和228的串联。第一和第二矩形波串滤波器提供相位数据信号的二次内插和放大并在波特产生一组连续的边沿配置信号。将连续的边沿配置信号提供给相位调制器26(图3)。
第二矩形波串滤波器228的输出是一个具有预定位数的多位数字数。漏斗移相器229进行工作以便通过选择位的子集衰减来自第二矩形波串滤波器的样本的幅值，并根据时钟因数M3和M4以公知方式对其进行移相。漏斗移相器229的输出连接到位扩充器230(图3)。
本领域技术人员将理解矩形波串滤波器可以分解为累加器和差分器的串联。本领域的技术人员还理解，因为累加器和差分器的操作为线性操作，其可以以任何顺序配置。进一步，还理解累加操作是一个相对高速的操作，并且差分操作是一个相对低速的操作。
图5b示出图5a的内插器220，其中第一矩形波串滤波器226分解为累加器252和差分器254的串联，并且第二矩形波串滤波器228分解为累加器256和差分器258的串联。方框258示出差分器258对M样本分开的样本进行操作，并且差分器254对M4样本分开的样本进行操作。然而，因为M=M3·M4，并且所提供的时钟信号通过第一矩形波串分频器223由因数M3进行分频，差分器操作的时间周期与差分器258操作的时间周期相同。
图5c示出内插器220的另一个配置，其中两个差分器254和258直接连接到锁存器222的后面，锁存器222由两个累加器252和256跟随。在这种情况下差分器对相邻样本(由一个样本分开)进行操作；但是因为其由选通信号计时，该选通信号通过第一和第二固定频率分频器223和221的串联由M进行分频，差分器仍操作在相同的时间周期。然而，图5c的配置已将相对低速的差分操作与相对高速的累加操作分开。因此，锁存器222，以及两个差分器254和258可放置在其上构成系统10的集成电路芯片的外部。这些部件放置在预处理器5内，如上所述。高速累加器保留在包含系统10的集成芯片内。通过将低速部件移出包含系统10的集成电路芯片，减少了集成电路芯片内所需要的电路部件，以及接口面积。
再次参照图3，位扩展器230接收来自漏斗移相器229(图5)的输出信号。位扩充器230扩充来自漏斗移相器229的输出信号内的位数，并执行低速滤波操作。例如，在示出的实施例，位扩充器230产生具有15位的信号。在优选实施例，根据下面详细描述的电路配置，可以要求较多的位。在示出的实施例，由第一级低通滤波器执行滤波，在示出的实施例第一级低通滤波由一个IIR滤波器构成。位扩充器230将输出信号提供给相位调制器26。
来自位扩充器230的信号被认为是表示所要求的以波特进行的下一个未调制时钟信号边沿到下一个合成时钟输出信号的边沿的时间差值量的固定点实数，即，来自位扩充器230的信号包括固定位宽的整数部分，以及固定位宽的小数部分。该实数可为正或负。整数部分表示所要求的合成时钟信号的下一个边沿的时间位置与未调制时钟信号的下一个边沿的时间位置之间的总系统时钟周期的数，而小数部分表示合成时钟信号的下一个边沿的时间位置与未调制时钟信号的下一个边沿的时间位置之间的系统时钟周期的小数部分。
在示出的实施例，系统时钟频率与2的乘方到波特有关。即，如果波特为FBAUD，则系统时钟频率为2m·FBAUD。在这种情况下，以波特表示的每个时钟信号周期包括2m系统时钟周期。M的值可由系统控制器经控制接口12进行选择。响应来自系统控制经控制接口12的控制信号，配置计数器262，以便通过将其配置为m位计数器来与所选的m值一致。M位计数器262响应多相位系统时钟信号中的一个在示出的实施例，相位φ0。因此，来自m位计数器262的输出为以波特计数系统时钟比率和周期的m位数字信号，即，在周期开始计数为0，在周期中间计数为2m-1，以及在结束计数为2m-1，仅在开始为0。
配置计数器的大小，以及m的值以便以要求的波特从系统时钟频率向内插器220提供时钟信号。同时，配置时钟选择器234以选择来自时钟分频器232的输出除以2m。在该配置，来自时钟选择器234的时钟信号单位为波特。这通常是所要求的，尽管也可选择其他配置。
例如，如果PLL14提供的系统时钟频率为1228.8MHz，并且所要求的波特为2.4MHz，则m选择为9。计数器262配置为9位计数器，以波特计数系统时钟比率，以及周期，即，在周期开始计数为0，在周期中间计数为256，以及在0重新开始之前的周期结束计数为511。
通过参照图6和7示出的波形图可以较好地理解相位调制器26的操作。图6中的最高波形表示系统时钟信号SYS CLK的上升沿，如上所述，该上升沿为多相位系统时钟信号的φ0。系统时钟信号SYS CLK以计数器262为条件进行计数以及周期从0到511并回到0。这由表示对应于系统时钟信号SYS CLK的响应上升沿的计数器262的多位输出端的值的图6中的第二波形表示。
来自内插滤波器22的位扩充器230的信号，以波特表示时钟输出信号的下一个要求边沿的时间位置和名义上的时钟信号的下一个边沿的时间位置之间的时间差值，并表示为一个具有整数和小数部分的固定点实数，所有这些如上所述。该信号在加法器268与计数器262的输出组合。如上所述，固定点实数的整数部分表示系统时钟周期的整数部分，而来自计数器262的输出信号也表示系统时钟周期的整数部分。这样，来自计数器262的信号被认为是仅具有整数部分和零值小数部分的固定点实数。在优选实施例，从来自未扩充器230的时间差值信号减去计数器262的输出。因此，加法器268的输出为从0到511递减计数，接着递减通过256，接着通过1递减回0的数。然而，计数方向不影响边沿的产生，因为0和256在时间周期内是相同的，与计数递增和递减无关。
来自加法器268的差值信号也被认为是一个具有整数部分和小数部分的固定点实数。该信号以下面的方式控制时钟输出信号的下一个边沿的配置。该信号的整数部分被称为粗分解信号，并将其连接到解码器272的第一控制输入端C。小数部分的最高有效位是一个中分解信号，并将其连接到解码器272的第二控制输入端M。在示出的实施例，中分解信号为三位信号。然而，在优选实施例，中分解信号可以多于三位。小数部分的下一个最高有效部分为精细分解信号并将其连接到第一和第二数模转换器(DACs)264和266的相应输入端。在示出的实施例，精细分解信号F也是一个三位信号。然而，在优选实施例，该精细分解信号可以多于三位。
如果来自位扩充器230的时间差值信号为正，则加法器268的输出值大于计数器262的输出值，并且如果时间差值信号为负，则加法器268的输出值小于计数器262的输出值。图6的第三波形表示当时间差值信号的整数部分为+1时加法器268的整数(粗分解C)输出。当从+1减去计数器262的输出值时，结果为大于计数器262的值的值。图6的第四波形表示当时间差值信号的整数部分为-1时加法器268的整数(粗分解C)输出。当从-1减去计数器262的输出值时，结果为小于计数器262的值的值。
如下面详细描述的，在加法器268的整数输出为0的时间间隔期间产生时钟输出信号CLK OUT的上升沿而在加法器268的整数输出为256的时间间隔期间产生下降沿。加法器268与计数器262组合，允许边沿位置，这样所产生的时钟输出信号CLK OUT的相位，被移相整数个系统时钟周期。然而，在下面的描述中，假定时间差值信号的整数部分等于0并且由此来自加法器268的整数(粗分解C)等于来自计数器262的值。
图6的下面8个波形图表示相位φ0到φ7的多相位系统时钟信号。这些波形图的左侧部分表示在产生时钟输出信号SYS CLK的上升沿的时间间隔期间，当加法器268的整数输出值，C，等于0时的这些信号，而右侧部分表示当C等于256(时钟输出信号SYS CLK的下降沿)时的这些信号。如图6所示，在一个单个的时钟周期内存在由多相位时钟信号内的相应信号的相关相位定义的，被标以W0到W7,8个子时间间隔。本领域的技术人员可以以公知方式设计并实现用于产生表示时间间隔W0到W7中每一个的相应二进制信号，或具有表示时间间隔W0到W7中相应的一个的值的数字计数信号的电路。
解码器272以下面详细描述的方式进行操作以产生8个信号D0到D7。图8示出的表有助于理解解码器272的操作。在图8的表中，最左列表示粗分解C(来自加法器的整数值)，而第二行表示中分解值M(来自加法器268的小数部分的最高有效三位)。最右列表示解码器272产生的信号D0到D7。信号D0到D7为多电平模拟信号。在示出的实施例，这些信号具有9个可能的值，尽管在优选实施例可以多于9个电平。这些信号电平可以由从0，表示最小电平，到8，表示最大电平变化的值定义。
模拟多路复用器(MUX)274响应多相位系统时钟信号以每次一个系统时钟周期的顺序循环通过信号D0到D7。在相位间隔W0期间，MUX274将D0信号提供给其输出端；在相位间隔W1期间，MUX274将D1信号提供给其输出端，依次类推。
解码器272产生的信号D0到D7的配置基于来自加法器268的C和M值。解码器272产生的信号D0到D7的特定值由图8表中的列D0到D7表示。在C值大于0而小于256的时间间隔期间，在图8表中的中间行示出，所有的这些多电平模拟信号D0到D7具有值8，与中间分解信号M的值无关(由M列内的“X”表示，含义是‘无关’)。在该间隔期间，解码器272将具有电平8的模拟信号源连接到所有输出端D0到D7。这样，在该间隔由MUX274产生的信号具有恒定值8。在加法器268的输出大于256但不覆盖0的时间间隔期间，图8表中的最下面的行示出，所有的这些多电平模拟信号D0到D7具有值0，与中间分解信号M的值无关。在该间隔期间，解码器272将具有电平0的模拟信号源连接到所有输出端D0到D7。这样，在该间隔由MUX274产生的信号具有恒定值0。
在图8表中上部的第8行，以及图6左侧的波形图示出C信号等于0的时间间隔。在该间隔信号D0到D7以下面方式形成。如果中间分解信号M为0，则信号D0将呈现模拟电平1到8中的任何一个(由图6中的信号D0的多个水平线表示)。特定模拟电平从来自第一DAC 264的信号A1得到，该信号由图8表中的列中的项“A1”表示，该列表示信号D0，信号D0位于表示C信号0和M信号0的行。在示出的实施例，在该时间间隔，解码器272将第一DAC264的输出连接到D0输出端。对于等于0的C和等于0的M，信号D0到D7将呈现模拟电平8。解码器272将具有电平8的模拟信号源连接到D0到D7输出端。当MUX274扫过信号D0到D7时，如上所述，产生图6中标以“0”的信号的左侧部分，并且以下面详细描述的方式在相位间隔W0期间产生上升沿。
如果中间分解信号等于1，将D0信号设定到模拟值0。信号D1可以呈现模拟电平1到8(来自第一DAC264的信号A1)；并且剩余信号信号D2到D7呈现模拟值8，如图8所示。当MUX274扫过信号D0到D7，如上所述，产生图6中标以“1”的信号的左侧部分，并且在相位间隔W1期间产生上升沿。类似地，当M信号具有值2到7，信号D2到D7分别具有来自第一DAC264的信号A1的可变模拟值1到8。前面的Dx信号值具有模拟值0并且跟随的Dx信号值具有模拟值8。当MUX274扫过信号D0到D7，如上所述，产生图6中标以2到7的信号的左侧部分，并且分别在相位间隔W2到W7期间产生上升沿。
在图8表中下部的第8行，以及图6右侧的波形图示出C信号等于256的时间间隔。在该间隔信号D0到D7以下面方式形成。如果中间分解信号M为0，则信号D0将呈现模拟电平1到8中的任何一个(由图6中的信号D0的多个水平线表示)。特定模拟电平从来自第二DAC 266的信号A2得到，该信号由图8表中的列中的项“A2”表示，该列表示信号D0，信号D0位于表示C信号256和M信号0的行。在示出的实施例，在该时间间隔，解码器272将第二DAC264的输出连接到D0输出端。对于等于256的C和等于0的M，信号D1到D7将呈现模拟电平0。解码器272将具有电平0的模拟信号源连接到D1到D7输出端。当MUX274扫过信号D0到D7时，如上所述，产生图6中标以“0”的信号的右侧部分，并且以下面详细描述的方式在相位间隔W0期间产生下降沿。
如果中间分解信号等于0，将D0信号设定到模拟值8。信号D1可以呈现模拟电平0到7(来自第二DAC266的信号A2)；并且剩余信号信号D2到D7呈现模拟值0，如图8所示。当MUX274扫过信号D0到D7，如上所述，产生图6中标以“1”的信号的右侧部分，并且在相位间隔W1期间产生下降沿。类似地，当M信号具有值2到7，信号D2到D7分别具有来自第二DAC266的信号A2的可变模拟值0到7。前面的Dx信号值具有模拟值8并且跟随的Dx信号值具有模拟值0。当MUX274扫过信号D0到D7，如上所述，产生图6中标以2到7的信号的右侧部分，并且分别在相位间隔W2到W7期间产生下降沿。
如上所述，模拟MUX274响应多相位时钟信号将来自解码器272的信号D0到D7以每次一个系统时钟周期的顺序连接到其输出端D。这样以下面描述的方式低通滤波所产生的信号D并检测阈值，以产生时钟输出信号CLK OUT。
来自加法器268的精细分解信号F将边沿以下面的方式放置在规定相位间隔W0到W7内的规定时间。如上所述精细分解信号F连接到第一和第二DACs(DAC1 264和DAC2 266)。图9示出标示出第一和第二DACs,264和266提供的，对应于精细分解信号F的每个值，模拟信号A1和A2的相应输出电平。即，对于具有值0的精细分解信号F，第一DAC(DAC1)264产生一个具有电平1的模拟信号A1并且第二DAC(DAC2)266同时产生一个具有电平7的模拟信号A2。对于具有值1的精细分解信号F，第一DAC产生一个具有电平2的模拟信号A1并且第二DAC同时产生一个具有电平6的模拟信号A2，依次类推。
图7示出两个用于所选的MUX274的信号D的可能的波形图。图7中最上面的波形图d表示一个选择的波形，其中来自加法器268的精细分解信号F的值为6。如图9表中所示，这样，A1信号的值为2并且A2信号的值为6。在示出的波形图D,A1信号和A2信号的时间位置由一组细的水平线表示，与图6中一样。将实际选择的D内的A1和A2信号表示为粗线。当该信号由LPF268低通滤波时，在图7中的第二波形表示所产生的波形。
与滤波电平上升的最大电平(8)相比，因为A1电平(2)相对较低，滤波波形上升相对较慢。因此，滤波电平在A1时间间隔的晚些时候上升通过阈值Th(在示出实施例设定在最大和最小值的中间)。类似地，与滤波电平下降的最小电平(0)相比，因为A2电平(6)相对较高，滤波波形下降相对较慢。因此，滤波电平在A2时间间隔的晚些时候下降通过阈值Th。
将滤波波形与阈值Th在比较器278内进行比较。当滤波波形的值小于阈值Th时，比较器278的输出较小，而当滤波波形的值大于阈值Th时，比较器278的输出较大。在图7的第三波形示出比较器278的输出，并且其为时钟输出信号CLKOUT。
图7的第四波形D示出一个选择的波形，其中来自内插滤波器22的精细分解信号值为2。这样，A1信号值为6并且A2信号值为2，如图9表中所示。将选择的信号D表示为粗线。当该信号D由LPF268低通滤波时，所产生的波形表示在图7的第五波形。
与滤波电平上升的最大电平(8)相比，因为A1电平(6)相对较高，滤波波形上升相对较快。因此，滤波电平在A1时间间隔的早些时候上升通过阈值Th。类似地，与滤波电平下降的最小电平(0)相比，因为A2电平(2)相对较低，滤波波形下降相对较快。因此，滤波电平在A2时间间隔的早些时候下降通过阈值Th。
将滤波波形与阈值Th在比较器278内进行比较。比较器278的输出表示为图7的第六波形，并且为时钟输出信号CLK OUT。如图6和7所示，响应来自内插滤波器22的中间和精细分解信号使用系统时钟周期的1/64分解放置每个边沿的位置。另外，以比波特低的比率接收来自预处理器5的相位数据信号。，并且以固定的频率同步接收，而不是基于时钟输出信号CLK OUT内的所产生的边沿的比率。
本领域的技术人员将认识到计数器262输出端的最低有效位的信号表示来自计数器262的输入端的系统时钟信号的2分频的时钟信号。并且每个其他位输出信号表示一个来自下一个最低有效位的2分频的时钟信号。接着，计数器262还可以被认为是表示一个多位分频器，例如由内插滤波器22的分频器232表示。为此目的，在示出的实施例使用一个一个单个计数器，其输出端不但连接到相位调制器26的加法器268而且连接到内插滤波器22内的时钟选择器234。(时钟选择器234还接收来自PLL14的未分频的系统时钟信号)因为内插滤波器22与相位调制器26内的计数器262共享时钟分频器232，其在内插滤波器22内示出。
现在参照图1b示出的数字相位分析器，图10是可用于图1所示的系统10的时钟信号分析器的方框图。在图10，输入端IN连接到一组二进制输入信号源。输入端IN连接到相位解调器32的输入端。并且相位解调器32的输出端连接到抗假信号滤波器36的输入端。抗假信号滤波器36的输出端连接到抽取器39的输入端。抽取器39的数据输出端产生表示输入端IN的串行二进制输入信号的相位特性的数据，并连接到输出端PHASE DATA。来自抽取器39的选通输出端连接到选通输出端STROBE。
串行二进制输入信号在输入端IN具有一般对应于波特时间位置的边沿。该串行二进制输入信号可以是相位调制信号，其中边沿的位置在相位中是变化的，或者信号可以是数据传送信号，其中表示由信号传送的数据的这样的边沿要么出现，要么不出现。在传送信号的数据情况下，出现的边沿实质上将在波特上发生。
相位解调器32产生表示串行二进制输入信号中每一个边沿的边沿位置数据。在检测到每一个边沿时产生边沿位置数据并参照时钟合成器20如上所述与边沿位置数据一致。抽取器39产生一个样本，代表串行二进制输入信号的相位特性，每一个预设边沿位置数与系统时钟同步性地脉冲调制，并且与边沿的发生异步。抗假信号滤波器36以已知的方式防止抽取过程中的混淆。
此外，再参照图10，具有图3所示结构并如上所述工作的相位调制器26，可以具有与解调器32的输出端相连的输入端，如图10的虚线图所示。在虚线图中相位调制器26的输出端与产生恢复时钟输出信号的输出端相连。如上所述，参照图3，相位调制器接受边沿位置数据并响应该边沿位置数据产生时钟输出信号CLK OUT。相位解调器32产生与从输入端IN接受的串行二进制输入信号有关的边沿位置数据，并且该边沿位置数据对应于从图3的内插滤波器22接收的边沿位置数据。作为对该数据的响应，相位调制器26能够产生一个已恢复的时钟输出信号，它具有与接收到的边沿位置数据相对应的相位，并且在输入终端IN与接收到的串行二进制输入信号一致。
图11是图1和10中给出的相位分析器30的更详细的方框图。在图11中，输入终端IN与串行二进制输入信号的源相连。该输入终端IN与一个延迟电路322的输入端相连。延迟电路322的输出端与寄存器阵列324的数据输入端相连。锁存器阵列324的输出端与串行二进制解码器326的输入端相连。二进制解码器326的数据输出端与寄存器328的第一输入端相连。寄存器328的输出端与抗假信号滤波器36和相位调制器26相连。
系统时钟信号SYS CLK，它是多相位时钟信号φ0，与计数器330的输入端相连。计数器330的输出端与寄存器328的第二输入端相连。延迟电路322，锁存器阵列324，二进制编码器326，计数器330以及寄存器328一起构成相位解调器32。
寄存器328的输出端与位扩充器362的输入端相连。位扩充器的输出端与第一矩形波串滤波器364的数据输入端相连。第一矩形波串滤波器364的输出端与第二矩形波串滤波器366的数据输入端相连。第二矩形波串滤波器366的输出端与第三矩形波串滤波器368的数据输入端相连。第三矩形波串滤波器368的输出端与柱体位移器370的输入端相连。柱体位移器370的输出端与锁存器392的输入端相连。锁存器392产生代表数据的相位来描述串行二进制输入信号的相位特性，并与输出端PHASEDATA相连。
来自PLL14的系统时钟信号SYS CLK还与分频器372的输入端相连。分频器372的输出端与时钟选择器374的输入端相连。时钟选择器374的输出端与第一固定分频器376输入端以及第一和第二矩形波串滤波器364,366的相应时钟输入端相连。第一固定分频器376的输出端与第二固定分频器394的输入端和第三矩形波串滤波器368的时钟输入端相连。第二固定分频器394的输出端与锁存器392的时钟输入端相连。位扩充器362，相应的第一，第二和第三矩形波串滤波器364,366,368，柱体位移器370，分频器372，时钟选择器374，以及第一固定分频器376一起构成抗假信号滤波器36。锁存器392和第二固定分频器394一起构成抽取器39。
在操作中，延迟电路322，锁存器阵列324以及二进制编码器326一起工作，在输入端IN检测串行二进制输入信号的边沿，其方式将在下面更详细地描述。当检测到一个边沿时，二进制编码器在其时钟输出端产生一个信号，它以寄存器328将该数据封闭到计数器330和二进制编码器326的相应数据输出端为条件。计数器330对系统时钟SYS CLK的循环计数。接着，存储在寄存器328的计数值代表从前一次检测到的边沿开始的整数个系统时钟周期。这样就粗略给出了沿的位置。
图12是图11所示的延迟电路322和锁存器阵列电路324的更为详细的方框图。在图12，锁存器阵列324由8行锁存器阵列组成，每行包含8个锁存器，每个锁存器为D型触发器，以及每个D型触发器具有一个D输入端，一个时钟输入端(由小三角形表示)以及一个Q输出端(仅由锁存器阵列324的左上部的锁存器L0表示)。64个触发器的总和构成一个具有8行和8列的阵列。
φ1时钟信号共同地提供给第一(最左侧)列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L0到L7。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q0到Q7。φ2时钟信号共同地提供给第二列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L8到L15。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q8到Q15(为简化起见未示出)。φ3时钟信号共同地提供给第三列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L16到L23。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q16到Q23(为简化起见未示出)。φ4时钟信号共同地提供给第四列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L24到L31。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q24到Q31(为简化起见未示出)。φ5时钟信号共同地提供给第五列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L32到L39。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q32到Q39(为简化起见未示出)。φ6时钟信号共同地提供给第六列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L40到L47。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q40到Q47(为简化起见未示出)。φ7时钟信号共同地提供给第七列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L48到L55。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q48到Q55(为简化起见未示出)。φ8时钟信号共同地提供给第八列的8个D型触发器的时钟输入端。这些锁存器从最上行到最下行被标以L56到L63。这些锁存器的输出端分别连接到锁存器阵列324的输出端Q56到Q63(为简化起见未示出)。
输入端IN连接到第一延迟电路322(1)，第二延迟电路322(2)，第三延迟电路322(3)，第四延迟电路322(4)，第五延迟电路322(5)，第六延迟电路322(6)，以及第七延迟电路322(7)的串联的输入端。第一延迟电路322(1)，第二延迟电路322(2)，第三延迟电路322(3)，第四延迟电路322(4)，第五延迟电路322(5)，第六延迟电路322(6)，以及第七延迟电路322(7)的组合构成延迟电路322。
第七延迟电路322(7)的输出端产生到锁存器阵列324的C0信号并共同地连接到锁存器的第一行(L0,L8,L16,L24,L32,L40,L48以及L56)的输入端D。第七延迟电路322(7)的输出端产生到锁存器阵列324的C0信号并共同地连接到锁存器的第一行(L0,L8,L16,L24,L32,L40,L48以及L56)的输入端D。第六延迟电路322(6)的输出端产生到锁存器阵列324的C1信号并共同地连接到锁存器的第二行(L1,L9,L17,L25,L33,L41,L49以及L57)的输入端D。第五延迟电路322(5)的输出端产生到锁存器阵列324的C2信号并共同地连接到锁存器的第三行(L2,L10,L18,L26,L34,L42,L50以及L58)的输入端D。第四延迟电路322(4)的输出端产生到锁存器阵列324的C3信号并共同地连接到锁存器的第四行(L3,L11,L19,L27,L35,L43,L51以及L59)的输入端D。第三延迟电路322(3)的输出端产生到锁存器阵列324的C4信号并共同地连接到锁存器的第五行(L4,L12,L20,L28,L36,L44,L52以及L60)的输入端D。第二延迟电路322(2)的输出端产生到锁存器阵列324的C5输入信号并共同地连接到锁存器的第六行(L5,L13,L21,L29,L37,L45,L53以及L61)的输入端D。第一延迟电路322(1)的输出端产生到锁存器阵列324的C6输入信号并共同地连接到锁存器的第七行(L6,L14,L22,L30,L38,L46,L54以及L62)的输入端D。输入端IN产生到锁存器阵列324的C7输入信号并共同地连接到锁存器的第八行(L7,L15,L23,L31,L39,L48,L56以及L64)的输入端D。
参照图13所示的波形图可以更好地理解图11的解调器，特别是图12的延迟电路322和锁存器阵列324的操作。在图13，最上面的波形是串行二进制输入信号IN部分，示出一个上升沿。第二波形表示系统时钟信号SYS CLK的上升沿，如上所述，该信号为多相位系统时钟信号的相位φ0。计数器330(图11)在系统时钟信号SYS CLK的每个上升沿增加其计数。字示出的实施例，在计数器330取得值83之后，以及在其增加到84之前串行二进制输入信号IN的上升沿出现。如前所述，延迟电路322，锁存器电路324以及二进制解码器326的组合检测边沿，并以检测到边沿时使锁存器328锁存计数器330的值为条件。
下面的8个波形表示多相位时钟系统信号。这些信号定义8个相位间隔，W0到W7，如前面详细描述的。下一个波形是较大分解的串行二进制输入信号IN(也是提供给锁存器电路324的信号C7)。在大约通过相位间隔W5的3/4时出现上升沿。
在操作中，延迟电路322(x)中的每个被设计为提供一个1/64系统时钟SYS CLK信号的固定延迟。串行二进制输入信号IN通过延迟电路322(1)到322(7)的组合以形成一组延迟信号C0到C7。锁存器L0到L7分别接收信号C0到C7，并且由相位φ1信号计时。这样，锁存器L0到L7在相位φ1信号的上升沿锁存信号C0到C7，并分别在输出端Q0到Q7产生锁存信号。在示出的波形，这些信号全部是逻辑‘0’信号。锁存器L8到L15由相位φ2信号计时，并在相位φ2信号的上升沿锁存8个延迟信号C0到C7，并分别在输出端Q8到Q15产生锁存信号(未示出)，依次类推。具体表示为，锁存器L40到L47锁存在相位φ6信号的上升沿接收的8个延迟信号C0到C7，并分别在输出端Q40到Q47产生锁存信号。下面将讨论这些样本值。锁存器56到L63锁存在相位φ0信号的上升沿接收的8个延迟信号C0到C7，并分别在输出端Q40到Q47产生锁存信号。这些信号全部是逻辑‘1’。
在图13将C7信号由一个粗线表示。由图13的细线表示C6到C0信号，相对于前面的信号每个信号被延迟1/64系统时钟周期。在相位φ6信号的上升沿，已出现串行二进制输入信号IN的上升沿，该串行二进制输入信号IN为C7信号。这样，C7信号为逻辑‘1’信号。这样，接收C7信号的锁存器L47锁存逻辑‘1’信号，并产生为逻辑‘1’信号的Q47输出信号。类似地，在相位φ6信号的上升沿，已出现C2和C6信号的上升沿。这样，接收C6和C5延迟信号的锁存器L46和L45锁存逻辑‘1’信号，并分别产生为逻辑‘1’信号的Q46和Q45输出信号。
相反地，还未产生相位φ6信号上升沿，C4延迟信号上升沿的C4延迟信号。这样，接收C4延迟信号的锁存器L44，锁存一个逻辑‘0’信号，并产生为逻辑‘0’信号的Q44输出信号。类似地，在相位φ6信号上升沿，仍然还未产生C0和C3信号的上升沿。这样，接收C3到C0延迟信号的锁存器L43和L40，锁存一个逻辑‘0’信号，并分别产生为逻辑‘0’信号的Q43和Q40输出信号。
二进制编码器326处理Q0到Q63信号以检测边沿。如果所有的Q0到Q63信号的逻辑值相同(即，或者全为逻辑‘1’信号或者全为逻辑‘0’信号)，则检测无边沿。这就是系统时钟时间间隔在计数器330内的计数为83时的系统时钟时间间隔之前或之后的情况。参照图13内最上面的三个波形图，对于在前系统时钟时间间隔，Q0到Q63信号全为逻辑‘0’信号而对于在后系统时钟时间间隔，Q0到Q63信号全为逻辑‘1’信号。在这种情况下，在二进制编码器326的时钟输出端未产生时钟信号。
然而，如果两个相邻Q信号具有不同的逻辑值，则由二进制编码器326检测一个边沿。在图13示出的波形图，在计数器具有值83的系统时钟时间间隔期间，信号Q44具有逻辑‘0’值而信号Q45具有逻辑‘1’值。这表示一个上升沿。以类似的方式，如果信号Qn具有逻辑‘1’值而信号Qn+1具有逻辑‘0’值，则检测一个下降沿。在任何一种情况下，通过二进制编码器326将刚好处于逻辑值的变化之前的具有Q信号数目的值的多位二进制信号提供给寄存器328并且将时钟信号提供给寄存器328。
在示出实施例，将具有值44的6-位二进制信号提供给寄存器328。响应来自二进制编码器326的时钟信号，寄存器328寄存计数器330的值(表示检测到最后边沿之后的完整时钟周期数)以及来自编码器326的值(表示当前时钟周期周期内的边沿位置的小数部分)。在示出的实施例，来自寄存器328的输出为15位数字信号。在一个优选实施例，寄存器328以同步方式进行操作，在时钟输入端接收系统时钟SYS CLK信号，以及来自二进制编码器326的寄存使能输入端的时钟输出信号。
本领域的技术人员将认识到对于所有的n可通过计算Qn和Qn+1的异来提供二进制编码器326内的边沿检测功能(QnQn+1)。如果对于所有的n(QnQn+1)=0(即，如果所有的信号具有相同的逻辑值)，则检测到无边沿并且未产生用于寄存器328的时钟信号。如果对于所有的n(QnQn+1)=1(即，Qn和Qn+1不同)，则二进制编码器326在数据输出端产生一个n值并且产生用于寄存器328的时钟信号。
在示出的实施例，将8个延迟信号提供给8个相应行的寄存器，以及寄存器的8列接收来自多相位系统时钟的8个相应相位信号以产生一个系统时钟周期的1/64检测分解。本领域的技术人员将认识到其他的配置是可能的。例如，将显示系统时钟周期的1/128延迟的16延迟电路提供给相应行的寄存器，并且寄存器的8列接收来自多相位系统时钟的8个相应相位信号以产生一个系统时钟周期的1/128检测分解。或者，将显示系统时钟周期的1/128延迟的8延迟电路提供给8个相应行的寄存器，并且寄存器的16列接收来自多相位系统时钟的16个相应相位信号以产生一个系统时钟周期的1/128检测分解。或者，将显示系统时钟周期的1/256延迟的16延迟电路提供给16个相应行的寄存器，并且寄存器的16列接收来自多相位系统时钟的16个相应相位信号以产生一个系统时钟周期的1/256检测分解。
在每个检测边沿出现的，来自寄存器328的边沿位置数据可用于其他电路部件。例如，在示出的实施例，边沿位置数据可提供给相位调制器26，该相位调制器根据该数据产生一个恢复串行二进制信号。也可以响应该数据执行其他功能。
来自寄存器328的边沿位置数据也提供给抗假信号滤波器36。如上所述，相对于内插滤波器22(图3)，分频器372和时钟选择器374协同操作以选择一个用于抗假信号滤波器36的时钟频率，或者为系统时钟频率或者系统时钟频率的分谐波。如上所述，连接到系统时钟的计数器330提供分频器372的时钟分频功能。
来自时钟选择器374的所选时钟信号提供一个用于第一和第二矩形波串滤波器的时钟信号。在第一固定分频器376，该信号还被因数M分频，接着在第二固定分频器394再次被因数M4分频。来自第一固定时钟分频器376的输出时钟信号提供一个用于第三矩形波串滤波器的时钟信号，并且来自第二固定时钟分频器394的输出时钟信号提供一个用于锁存器392的时钟信号。
抗假信号滤波器36由第一级低通滤波器和位扩充器362，以及三个矩形波串滤波器364,366和368的串联构成，其中的每一个平均一个预定的时间窗口上的样本。位扩充器362实现为第一级LPF。在示出的实施例，其以公知方式实现为一个IIR滤波器。另外，位扩充器362将其输出信号内的位数从寄存器328得到的15位扩充到23位。操作第一和第二矩形波串滤波器364和366的串联以平均来自时钟选择器374的所选滤波器时钟频率的M个样本。操作第三矩形波串滤波器368以平均由固定因数M分频的所选滤波器时钟频率的M个样本。来自第三矩形波串滤波器368的输出信号为来自寄存器328的一组边沿位置数据信号的低通滤波形式。在抽取处理期间该滤波以公知方式防止抗假因素出现。如上所述，桶(barre1)移相器370移相滤波相位数据信号以说明由低通滤波矩形波串滤波器引入的增益变化。锁存器392锁存来自寄存器328的每M个边沿位置数据样本中的一个输出相位信号，其中M=M3·M4。这些输出相位数据样本提供给后处理器25(图1)，并且到锁存器392的时钟信号用作后处理器25的选通信号。
如上所述，在时钟输出信号合成器的情况下，对于上面讨论的某些信号处理有可能与预处理器5共享，或者在串行二进制输入信号分析器的情况下使用后处理器25。图14是图11示出的抗假滤波器36的更为详细的方框图，尽管图14示出的技术同样可用于图3示出的内插滤波器。
图14由图11的抗假信号滤波器36的相应配置的四个方框图组成。图14a是图11示出的抗假信号滤波器36的简化方框图。在图14a，第一，第二，和第三矩形波串滤波器364,366和368的串联连接在边沿位置数据信号源和锁存器392之间。第一和第二矩形波串滤波器，364和366由波特FBAUD处的时钟信号计时。第三矩形波串滤波器368由波特FBAUD/M处的时钟信号计时。锁存器392由波特FBAUD/M处的时钟信号计时，其中M=MA·M4，该时钟信号也是选通信号STROBE。
正如所公知的，平均功能可被认为是累积功能的组合，累积功能是一个相对高速操作，而差分功能被认为是相对低速操作。图14b示出以公知方式分解为累加器和差分器的串联的第一，第二和第三矩形波串滤波器，364,366和368中的每一个。第一矩形波串364包括累加器42和差分器44的串联；第二矩形波串366包括累加器62和差分器64的串联；第三矩形波串368包括累加器82和差分器84的串联。因为累加和差分处理为线性处理，累加器42,62和82以及差分器44,64和84可以以任何顺序串联。
图14c是一个不同的配置，其中三个累加器42,62和82连接到三个差分器44',64'和84'。在图14c，第一和第二累加器42和62由波特FBAUD的时钟信号计时，第三累加器82由FBAUD/M3比率的时钟信号计时。三个差分器44'，64'和84'全部由FBAUD/M3比率的时钟信号计时。
图14d是另一个配置，其中寄存器392位于三个累加器42,62和82和三个差分器44”,64”和84”之间。在图14d，寄存器392和三个差分器44”,64”和84”全部由FBAUD/M比率的时钟信号计时。该配置在信号处理链结束时分组差分器电路44”,64”和84”，信号处理链在相对低速的FBAUD/M操作。在示出的实施例，在包含系统10的半导体芯片内构成三个累加器42,62和82，以及寄存器392，而差分器44”,64”和84”构成在芯片外部，并且处于图11的后处理器25内。
图3示出的内插滤波器22内的矩形波串滤波器234和226可以类似地分解为累加器和差分器并重新配置，因此差分器可以在预处理器5内构成，处于集成电路芯片外部。本申请公开的这种处理重新配置不改变上述功能，但是将相对低速处理移出芯片。减少了必须在集成电路芯片内构成的电路。这就降低了这样的芯片，以及使用这样芯片的任何产品的成本。
将图3的内插滤波器22与图11的抗假信号滤波器36进行比较，可以看出在这两个滤波器共享很多相同的部件。例如，PLL14，时钟分频器(232和372)，时钟选择器(234和374)，第一固定分频器(236和376)和第二固定分频器(238和394)出现在内插滤波器22和抗假信号滤波器36。剩余部件第一矩形波串滤波器(224和364)，第二矩形波串滤波器(226和366)以及第三矩形波串滤波器368；位扩充器(230和362)；桶移相器(228和370)；以及锁存器(222和392)；可以使用本领域技术人员公知的任何方式通过将数据和时钟输入端切换到相应的其他部件的适当输出端进行电连接。类似地，相位调制器26的输入端可以在系统操作为一个时钟信号合成器时从内插器22的输出切换到，系统操作为一个时钟信号分析器时的相位解调器32的输出。参照图1，通过从系统控制器(未示出)提供到系统10的控制信号经控制接口12进行控制操作模式。控制接口12可以将适当的控制信号提供到切换部件以便以要求的方式连接示出的部件。
如上所述的串行二进制信号合成器与固定频率系统时钟同步地接收相位表示数据，并且一个串行二进制信号分析器与固定频率系统时钟同步地产生相位表示数据。同步地操作地的这样系统易于用作测量仪器的一部分。另外，易于设计和实现为内插滤波器和抗假信号滤波器这样系统中所必须的数字滤波。进一步，可以理解在不需要分开的时钟恢复电路的情况下，串行二进制信号分析器可以处理其中出现或不出现边沿的数字信号。
权利要求
1．一种时钟输出信号合成器，包括系统时钟信号源；相位数据信号源；一个内插器，连接到相位数据信号源，用于与系统时钟信号同步地接收相位数据信号，并响应每个接收的相位数据信号产生连续边沿配置数据信号；和一个相位调制器，连接到内插器，用于产生具有放置在由连续边沿放置数据信号确定的时间的边沿的时钟输出信号。
2．一种串行二进制输入信号分析器，包括系统时钟信号源；具有边沿的串行二进制输入信号源；一个相位解调器，连接到串行二进制输入信号源，用于连续产生表示串行二进制输入信号的每个边沿位置的连续数据信号；和一个抽取器，连接到相位解调器，用于与系统时钟信号同步地产生相位数据信号。
3．如权利要求2所述的分析器，进一步包括一个连接到相位解调器的相位调制器，用于产生具有与串行二进制输入信号相同相位的恢复时钟输出信号。
4．一种系统，包括系统时钟信号源；一个可配置的滤波器；一个相位调制器；和一个相位解调器；其中将该系统配置为以第一操作模式操作，其中将该滤波器配置为用作一个内插器，连接到相位数据信号源，用于与系统时钟信号同步地接收相位数据信号，并响应每个相位数据信号产生连续边沿配置数据信号；和该相位调制器连接到内插器，用于产生具有放置在由连续边沿放置数据信号确定的时间的边沿的时钟输出信号；和将该系统配置为以第二操作模式操作，其中该相位解调器连接到具有边沿的串行二进制输入信号源，用于连续产生表示串行二进制输入信号的每个边沿位置的信息；和该滤波器配置为用作一个连接到相位解调器的抽取器，用于与系统时钟信号同步地产生相位表示信号。
5．如权利要求4所述的系统，其中在第二配置模式，相位调制器连接到相位解调器以产生一个具有与串行二进制输入信号相同相位的时钟输出信号。
全文摘要
一种数字相位合成器包括一个连续相位数据信号源。一个内插器响应每个连续相位数据信号产生连续边沿配置数据信号。一个相位调制器产生具有放置在由连续边沿放置数据信号确定的时间的边沿的输出时钟信号。类似地,一个数字相位分析器包括一个具有边沿的串行二进制输入信号源。一个相位解调器产生表示串行二进制输入信号的每个边沿位置的连续数据信号。一个抽取器在低于串行二进制输入信号边沿的比率产生相位数据信号。
文档编号H03L7/08GK1315785SQ0011795
公开日2001年10月3日 申请日期2000年3月25日 优先权日2000年3月25日
发明者D·H·沃拉维尔, D·G·克尼里姆 申请人:特克特朗尼克公司