专利名称：地址转换器、交织器和去交织器的制作方法
技术领域：
本发明涉及一种在数字通信中的地址转换器、交织器和去交织器。
背景技术：
作为用于降低噪声对传输数据的影响的一种方法，交织方法是公知的，其中数据的各个数位的次序被均匀地混合，并且位行(bit row)在其次序被混合之后发送。在接收端，直接去交织，以把被混合的数据返回到它的原始次序，从而再现数据。因此，这避免了位行集中和退化，从而容易再现该数据。然后，用于混合的数据的单位长度越长，则越能够降低噪声的影响。但是，为了执行这种交织和去交织，需要表明数位混合状态的一个查找表，并且要混合的数据单位越长，则所需的查找表越大。
在这种情况中，在混合数据之后，有一种算法是通用的，使得多个混合的数据地址行图案被预先产生，除此地址行被转换为二维矩阵的多个线(line)，该运算被重复进行，以进一步把该矩阵每一线转换为二维矩阵的多个线，该运算被重复以顺序地产生低一个级别(rank)的二维矩阵，并且当该二维矩阵收敛到混合的数据地址行图案(pattern)时，该运算结算，从而产生一个混合的地址。
发明内容
在移动通信中，在最近几年迅速发展，交织和去交织也是必不可少的。但是，如果移动台具有大尺寸的查找表，则会导致严重的问题，使得电能消耗增加，并且电路尺寸变大。
本发明是在上述背景下完成的，它的一个目的是提供一种地址转换器、交织器和去交织器，其用于执行交织和去交织并且尺寸小和节能。
根据本发明，一种地址转换器包括上级查找表，其顺序输出与m×n矩阵的预定线相等的不多于m个的单元，该矩阵具有不少于预定地址数据行的长度的单元数；下级查找表，其不多于m次地顺序和重复地输出与m×n矩阵的预定行相等的n个单元；以及加法器，其把上级查找表的输出和下级查找表的输出相加，并且输出预定地址数据行。因此，不需要大尺寸的查找表，并且可以通过小尺寸的电路产生混合地址。
该地址转换器进一步包括乘法器，其把该输出与m相乘，并输入到该加法器中，而不是直接把下级查找表的输出直接输入到加法器中。结果，减少了从下级查找表输出的数值，能够使该数位的数目存储在减小的下级查找表中。
该加法器把不少于三个查找表的输出相加。结果，可以使该查找表的尺寸更小。
根据本发明的交织器包括地址转换器、保存要混合的数据行的第一寄存器、以及第二寄存器，其在初始地址数据行被输入在地址转换器中并且其电路尺寸较小时，根据混合地址数据行按照混合地址行的次序寄存第一寄存器的数据行。
根据本发明的去交织器，其中包括数据转换器、保存要混合的数据行的第二寄存器、以及第一寄存器，其在初始地址数据行被输入在地址转换器中并且其电路尺寸较小时，根据混合地址数据行按照初始地址行的次序寄存第二寄存器的数据行。
本说明书包括日本专利申请No.2000-150360的说明书和/或附图，该日本专利是本申请优先权的基础。
附图简述图1为用于说明由根据本发明的交织器混合数据的思想的方框图；图2为用于说明由根据本发明的去交织器重构数据的思想的方框图；图3为用于说明根据本发明的交织器的一个实施例的地址转换器的方框图；图4为用于说明由图3中所示的地址转换器进行地址转换的原理的示意图；图5为用于说明图3中所示的地址转换器的各个计数器的时钟周期和最低级别的地址数据行的周期的时序图；图6为用于说明根据本发明的交织器的另一个实施例的地址转换器的方框图；图7为用于说明图3中所示的地址转换器的原理的矩阵层(matrixlayer)的示意图；图8为用于说明另一个地址转换的原理的矩阵层的示意图；图9为用于说明另一个地址转换的原理的矩阵层的示意图；图10为用于说明另一个地址转换的原理的矩阵层的示意图；图11为用于说明另一个地址转换的原理的矩阵层的示意图；图12为用于说明另一个地址转换的原理的矩阵层的示意图；图13为用于说明另一个地址转换的原理的矩阵层的示意图；图14为用于说明另一个地址转换的原理的矩阵层的示意图；图15为用于说明另一个地址转换的原理的矩阵层的示意图；图16为用于说明另一个地址转换的原理的矩阵层的示意图；图17为用于说明另一个地址转换的原理的矩阵层的示意图；图18为用于说明另一个地址转换的原理的矩阵层的示意图；以及图19为用于说明另一个地址转换的原理的矩阵层的示意图。
参考标号的说明C1、C2、C3、C4、C5周期(数据长度)ACON地址转换器LUT1、LUT2、LUT3、LUT4、LUT5查找表MUL1、MUL2、MUL3、MUL4乘法器
ADD加法器DREG1第一寄存器DREG2第二寄存器INT交织器DINT去交织器具体实施方式
在下面，将参照
根据本发明的交织器和去交织器的一个
图1为用于说明由根据本发明的交织器进行数据混合的思想的方框图，以及图2为用于说明由根据本发明的去交织器进行数据重构的思想的方框图。
在图1中，交织器INT具有地址转换器ACON，其中输入由例如0、1、2...等等连续地址数据所构成的初始地址数据行ADR0；第一寄存器DREG1，其保存要混合的数据行；以及第二寄存器DREG2，其根据要从地址转换器ACON按照混合的地址数据行ADRC的次序输出的混合地址数据行ADRC寄存第一寄存器DREG1的数据行。初始地址数据行ADR0还输入到第一寄存器DREG1中，并且在第一寄存器DREG1中的数据被按照初始地址数据行ADR0的次序读出。另一方面，第二寄存器DREG2把已经从第一寄存器DREG1读出的数据写入在由第二寄存器DREG2中的地址数据行ADRC所指定的地址中。按照这种方式执行数据混合。
在图2中，去交织器DINT具有地址转换器ACON，其与图1中所示的地址转换器ACON相同；第二寄存器DREG2，其保存已混合的数据行；以及第一寄存器DREG1，在已经从地址转换器输入初始地址数据行ADR0的情况下，其按照初始地址数据行ADR0的寄存第二寄存器DREG2的数据行。另外，图2中所示的去交织器的电路尺寸相当小。初始地址数据行ADR0还被输入在第一寄存器DREG1中，并且在第二寄存器DREG2中的数据被按照地址数据行ADRC的次序读出。另一方面，第一寄存器DREG1把已经从第二寄存器DREG2读出的数据写入在由第一寄存器DREG1中的初始地址数据行ADR0所指定的地址中。按照这种方式，已经混合的数据被重新按照初始数据行的次序排列，从而再现数据。
图3为用于说明图1和图2中所示的地址转换器的一个例子的方框图；图4为用于说明由图3中所示的地址转换器进行地址转换的原理的示意图；以及图5为用于说明图3中所示的地址转换器的时钟和输出数据的时序图。
图4示出320位的数据Din的混合的一例子。首先，320位的数据Din被分为20块数据行N(1)、N(2)、...、N(20)，其分别包括16个数位。例如，在数据行N(1)的情况中，16位的数位被分为4个数据行n1(1)至n1(4)。顺序排列的数据行n2(1)至n2(4)的16位数据行被在4×4矩阵m2中的一线方向上串行排列。然后，通过在列方向上读出，产生一个16位数据行n3。16位数据n3被分为4个数据行n4(1)至n4(4)，其中分别包括4个数位，并且各个数据行的数据在2×2矩阵m3的一线方向上串行排列。然后，通过在列方向上读出，产生4位的数据行n5(1)至n5(4)。相同的情况应用于其它数据行N(2)至N(20)。其中数据行n5(1)至n5(4)串行排列的16位数据行被定义为n6(1)，并且对应于N(2)至N(20)的相同数据行被定义为n6(2)至n6(20)。
产生具有作为各行的数据行n6(2)至n6(20)的一个20×16矩阵m4。然后，通过在列方向上读出，产生16个20位的数据行n7(1)至n7(16)。在数据行n7(1)的情况中，20位的数据被分为4个数据行n8(1)至n8(4)，其分别包括5个数位。在下文中，数据行n8(1)的数据在2×2矩阵n5的一线方向中串行排列。然后，通过在列方向上读出，产生5个数位的数据行n9(1)。这种情况应用于其它数据行n8(2)至n8(4)。其中数据行n9(1)至n9(4)串行排列的20位数据行在4×5矩阵m6的一线方向上串行排列。然后，通过在列方向上读出，产生一个20位的数据行n10。该20位的数据行n10被分为5个数据行n11(1)至n11(5)，其分别包括4个数位，并且各个数据行的数据在2×2矩阵m7的一线方向上串行排列。然后，通过在列方向上读出，产生4位的数据行n12(1)至n12(5)以及一个数据行M(1)，其中产生串行排列的数据行n12(1)至n12(5)。相同的情况应用于其它数据行n7(2)至n7(16)。对应于n7(2)至n7(16)的相同数据行被定义为M(2)至M(16)。然后，数据行M(1)至M(16)串行排列的320位数据行被定义为混合数据Dout。
在矩阵线方向中写入并在线方向中读出之后，按照这样的方式产生多个地址行，使得按照特定规则分离多个地址，把上述地址位移特定数目的地址，以及把这些地址进一步位移特定数目的地址，然后这些多个地址行串行排列。在M(1)中，在多个地址行之间，第一地址行包括“0，160，80，240”，第二地址行包括“32，192，112，272”，这是通过把地址“32”加到“0，160，80，240”，而获得的，第三地址行包括“64，224，144，304”，这是通过把地址“32”加到“32，192，112，272”而获得的，第四地址行包括“16，176，96，256”，这是通过从“64，224，144，304”中减去地址“48”而获得的，以及第五地址行包括“48，208，128，288”，这是通过把地址“32”加到“16，176，96，256”而获得的。M(1)按照这样的方式构成，使得这些地址行串行排列。
在M(2)至M(16)中，它的第一地址行的第一地址分别是“8”，“4”，“12”，“2”，“10”，“6”，“14”，“1”，“9”，“5”，“13”，“3”，“11”，“7”和“15”，从而M(2)至M(16)的地址由与M(1)相同的规则所定义。
混合数据Dout按照这样的方式构成，使得数据Din的各个数位占据将要顺序分配在各个数据行M(1)至M(16)中的预定空间。另外，在各个数据行M(1)至M(16)中根据预定的规则排列。该规则能够顺序由较低级别的规则的组合而定义。例如，当320位的数据行Dout被定义为第一级别，第二级别是20位的数据行M(i)，并且第三级别是四位的数据行n12(i)。
在图3和图5中，地址转换器ACON具有三个计数器CNT1、CNT2和CNT3，其对应于第一级别至第三级别，并且各个计数器CNT1、CNT2和CNT3的输出DO11、DO12和DO13被输入到查找表LUT1、LUT2和LUT3中。预定周期的时钟CK1被输入到计数器CNT3中，并且重复输出“0”至“3”的数值。该周期对应于图4中所示的数据行n12(i)的一个数据周期。要与计数器CNT3的输出，即“0”，同时输出的输出进位CO3被作为一个时钟CK2输入到计数器CNT2中，并且计数器CNT2重复输出数值“0”至“4”。换句话说，计数器CNT2定义时钟CK1的20个时钟作为一个周期。该周期对应于图4中的数据行n10的一个数据周期，即，5个四位数据。要与计数器CNT2的输出，即“0”，同时输出的输出进位CO2被作为时钟CK3输入在计数器CNT1中，并且计数器CNT1重复输出数值“0”至“15”。换句话说，计数器CNT1定义时钟CK1的320的时钟为一个周期。该数位的数目与初始地址数据行ADR0和混合地址数据行ADRC的位数相同。另外，该周期对应于图4中所示的Dout的数据周期，即，16个20位的数据。
查找表LUT3转换数据行n12(1)的数据排列规则。换句话说，查找表LUT3把“0”至“3”的地址转换为“0，2，1，3”。查找表LUT2转换数据行n9(1)的数据排列规则。换句话说，查找表LUT2把“0”至“4”的地址转换为“0，2，4，1，3”。查找表LUT1转换数据行n6的数据排列规则。换句话说，查找表LUT1把“0”至“15”的地址转换为“0，8，4，12，2，10，6，14，1，9，5，13，3，11，7，15”。
结果，当输出DO21以CK1的320(＝16×5×4)个时钟作为一个周期输出“0，8，4，12，2，10，6，14，1，9，5，13，3，11，7，15”一次时，输出DO22以CK1的20(＝5×4)个时钟作为一个周期输出“0，2，4，1，3”16次，并且输出DO23以CK1的四个时钟作为一个周期输出“0，2，1，3”80(＝16×5)次。
查找表LUT2和LUT3的输出DO22和DO23分别输入到乘法器MUL2和MUL3中。乘法器MUL2把输出DO22乘以“16”作为输出进位CO2的一个周期，然后乘法器MUL3把输出DO22乘以通过把“16”与“5”相乘获得的数值，作为输出进位CO3的一个周期。
结果，当查找表LUT1的输出DO21以CK1的320(＝16×5×4)个时钟作为一个周期输出“0，8，4，12，2，10，6，14，1，9，5，13，3，11，7，15”一次时，乘法器MUL2的输出DO32以CK1的20(＝5×4)个时钟作为一个周期输出“0，32，64，16，48”16次，并且乘法器MUL3的输出以CK1的四个时钟作为一个周期输出“0，160，80，240”80(＝16×5)次。
乘法器MUL2和乘法器MUL3的输出DO32和DO33以及查找表LUT1的输出DO21被输入到加法器ADD中相加，然后它们作为混合地址数据行ADRC输出。
在这种情况中，考虑乘法器MUL2和乘法器MUL3的输出DO32和DO33，m×n矩阵(m＝4线，n＝5行)的第一线包括“0，32，64，16，48”，并且第一行包括“0，160，80，240”。另外，通过把第一线和第一行中的相互对应的元素相加而获得的该矩阵的各个元素被在要输出的线方向和列方向上从(1，1)顺序读出。换句话说，“0，160，80，240”，“32，192，112，272”，“64，224，144，304”，“16，176，96，256”和“48，208，128，288”被顺序输出。
查找表LUT1至LUT3的数据容量仅仅为87位(4×16+3×5+2×4)。因此，与要转换320位数据的所有地址的2.9K位(9×320)的查找表相比，查找表LU1至LUT3的尺寸相应小。
图6示出地址转换器ACON的一个例子，使得混合地址数据行ADRC被分为从第一级到第五级的数据行，并且定义各个排列规则。
在图6中，地址转换器ACON具有对应于第一级至第五级的五个计数器CNT1至CNT5，并且各个计数器CNT1至CNT5的输出DO11至DO15被输入到查找表LUT1至LUT5中。具有预定周期的时钟CK1被输入到计数器CNT5中，然后，从0至预定数值(C5-1)的数值被重复输出。要与计数器CNT5的输出，即“0”，同时输出的输出进位CO5被作为一个时钟CK2输入到计数器CNT4中，并且计数器CNT4重复输出0至预定数值(C4-1)的数值。要与计数器CNT4的输出，即“0”，同时输出的输出进位CO4被作为一个时钟CK3输入到计数器CNT3中，并且计数器CNT3重复输出0至预定数值(C3-1)的数值。要与计数器CNT3的输出，即“0”，同时输出的输出进位CO3被作为一个时钟CK4输入到计数器CNT2中，并且计数器CNT2重复输出0至预定数值(C2-1)的数值。要与计数器CNT2的输出，即“0”，同时输出的输出进位CO2被作为一个时钟CK5输入到计数器CNT1中，并且计数器CNT1重复输出0至预定数值(C1-1)的数值。计数器CNT1以(C1×C2×C3×C4×C5)个时钟作为一个周期产生该输出。该周期与初始地址数据行ADR0和混合地址数据行ADRC的位数相同，并且对应于输出Dout的数据周期。
查找表LUT5根据第五级数据排列规则把0至(C5-1)的数值转换为预定地址。查找表LUT4根据第四级数据排列规则把数值0至(C4-1)的数值转换为预定地址。查找表LUT3根据第三级数据排列规则把0至(C3-1)的数值转换为预定地址。查找表LUT2根据第二级数据排列规则把0至(C2-1)的数值转换为预定地址。查找表LUT1根据第一级数据排列规则把0至(C1-1)的数值转换为预定地址。
查找表LUT2至LUT5的输出DO22至DO25被分别输入到乘法器MUL2至MUL5中。乘法器MUL2把输出DO22与C1相乘作为进位CO2的一个周期。乘法器MUL3把输出DO23与C1和C2的乘积相乘，作为进位CO2和进位CO3的周期。乘法器MUL4把输出DO24与C1、C2和C3的乘积相乘，作为进位CO2、进位CO3和进位CO4的周期。乘法器MUL5把输出DO25与C1、C2、C3和C4的乘积相乘，作为进位CO2、进位CO3、进位CO4和进位CO5的周期。乘法器MUL2的输出DO32至DO35和查找表LUT1的输出DO21被输入到加法器ADD中相加，然后它们被作为混合地址数据行ADRC输出。
按照这种方式，根据级别的数目，查找表并排排列，上级计数器的周期乘以该输出，并且来自最上级查找表的输出被加到所有乘法器的输出，从而地址转换器能够处理被分为任何级别的复杂混合。
另外，通过分割该查找表，与转换所有地址的一个查找表相比，该查找表的尺寸大大变小。
图7为用于说明图3中所示的地址转换器的原理的矩阵层的示意图。在图7中，对于图4中矩阵m4中的数据20×16的数目，它的16个行被由矩阵m1和矩阵m3所构成的矩阵m2所定义。另一方面，矩阵m4的20个线被由矩阵m5和矩阵m7所构成的矩阵m6所定义。
图8为用于说明另一个地址转换的原理的矩阵层的示意图。在图8中，对于17×16矩阵m81，它的16个行被由2×2矩阵m82和2×2矩阵m83所构成的4×4矩阵m84所定义。另一方面，矩阵m81的17个线被4×5矩阵m85的一部分所定义，矩阵m85的4个线由2×2矩阵m86所定义，并且矩阵m85的5个线由3×2矩阵m87的一部分所定义。
图9为用于说明另一个地址转换的原理的矩阵层的示意图。在图9中，对于72×16矩阵m91，它的16个行被由2×2矩阵m92和2×2矩阵m93所构成的4×4矩阵m94所定义。另外，矩阵m91的72个线被8×9矩阵m95的所定义，矩阵m95的8个线由4×2矩阵m96所定义，并且矩阵m96的4个线由2×2矩阵m97的所定义。另外，矩阵m95的9个行由3×3矩阵m98所定义。
图10为用于说明另一个地址转换的原理的矩阵层的示意图。在图10中，对于18×16矩阵m101，它的16个行被由2×2矩阵m102和2×2矩阵m103所构成的4×4矩阵m104所定义。另一方面，矩阵m101的18个线被3×6矩阵m105所定义，并且矩阵m105的6个线由3×2矩阵m106所定义。
图11为用于说明另一个地址转换的原理的矩阵层的示意图。在图11中，对于80×16矩阵m111，它的16个行被由2×2矩阵m112和2×2矩阵m113所构成的4×4矩阵m114所定义。矩阵m111的80个线被8×10矩阵m115所定义，矩阵m115的8个线由4×2矩阵m116所定义，以及矩阵m116的4个线由2×2矩阵m117所定义。另外，矩阵m115的10个行由5×2矩阵m118所定义，以及矩阵m118的5个线由3×2矩阵m119所定义。
图12为用于说明另一个地址转换的原理的矩阵层的示意图。在图12中，对于30×16矩阵m131，它的16个行被由2×2矩阵m132和2×2矩阵m133所构成的4×4矩阵m134所定义。另一方面，矩阵m131的30个线被5×6矩阵m135所定义，矩阵m135的5个线由2×3矩阵m136的一部分所定义，以及矩阵m135的6个行由3×2矩阵m137所定义。
图13为用于说明另一个地址转换的原理的矩阵层的示意图。在图13中，对于40×16矩阵m141，它的16个行被由2×2矩阵m142和2×2矩阵m143所构成的4×4矩阵m144所定义。另一方面，矩阵m141的40个线被5×8矩阵m145所定义，矩阵m145的8个线由4×2矩阵m146所定义，以及矩阵m146的4个线由2×2矩阵m147所定义。另外，矩阵m145的5个线由2×3矩阵m148所定义。
图14为用于说明另一个地址转换的原理的矩阵层的示意图。在图14中，对于24×16矩阵m151，它的16个行被由2×2矩阵m152和2×2矩阵m153所构成的4×4矩阵m154所定义。另一方面，矩阵m151的24个线被4×6矩阵m155所定义，矩阵m155的4个线由2×2矩阵m156所定义，以及矩阵m155的4个线由2×2矩阵m156所定义，以及矩阵m155的6个行由3×2矩阵m157所定义。
图15为用于说明另一个地址转换的原理的矩阵层的示意图。在图15中，对于35×16矩阵m161，它的16个行被由2×2矩阵m162和2×2矩阵m163所构成的4×4矩阵m164所定义。另一方面，矩阵m161的35个线被5×7矩阵m165所定义，矩阵m165的5个线由2×3矩阵m166的一部分所定义，以及矩阵m165的7个行由3×3矩阵m167的一部分所定义。另外，矩阵m167的3个线由2×2矩阵m168所定义。
图16为用于说明另一个地址转换的原理的矩阵层的示意图。在图16中，对于65×16矩阵m171，它的16个行被由2×2矩阵m172和2×2矩阵m173所构成的4×4矩阵m174所定义。矩阵m171的65个线被9×8矩阵m175所定义，矩阵m175的9个线由3×3矩阵m176所定义，以及矩阵m175的8个线由4×2矩阵m178所定义。另外，矩阵m178的4个线由2×2矩阵m179所定义。
图17为用于说明另一个地址转换的原理的矩阵层的示意图。在图17中，对于65×128矩阵m181，它的128个行由16×8矩阵m182所定义。矩阵m182的16个线被由2×2矩阵m183和2×2矩阵m184所构成的4×4矩阵m185所定义。矩阵m182的8个线被4×2矩阵m186所定义，并且矩阵m186的8个线由4×2矩阵m186所定义，以及矩阵m186的4个线由2×2矩阵m187所定义。另外，矩阵m181的65个线由9×8矩阵m188的一部分所定义。矩阵m188的9个线由3×3矩阵m1881所定义，以及矩阵m188的8个线由4×2矩阵m1882所定义。矩阵m1882的4个线由2×2矩阵m1883所定义。
图18为用于说明另一个地址转换的原理的矩阵层的示意图。在图18中，对于125×16矩阵m191，它的16个行被由2×2矩阵m192和2×2矩阵m193所构成的4×4矩阵m194所定义。矩阵m191的125个线被12×11矩阵m195所定义，矩阵m195的12个线由4×3矩阵m196所定义，以及矩阵m196的4个线由2×2矩阵m197所定义。另外，矩阵m195的11个行由3×5矩阵m198的一部分所定义，以及矩阵m198的5个行由3×2矩阵m199所定义。
图19为用于说明另一个地址转换的原理的矩阵层的示意图。在图19中，对于125×128矩阵m201，它的128个行由16×8矩阵m202所定义。矩阵m202的16个线被由2×2矩阵m203和2×2矩阵m204所构成的4×4矩阵m205所定义。矩阵m202的8个行被4×2矩阵m206所定义，并且矩阵m206的4个线由2×2矩阵m207所定义。另外，矩阵m201的125个线由12×11矩阵m208所定义，矩阵m208的12个线由4×3矩阵m209所定义，以及矩阵m209的4个线由2×2矩阵m210所定义。矩阵m208的11个行由3×5矩阵m211所定义，以及矩阵m211的5个线由2×3矩阵m212的一部分所定义。
工业应用性如上文所述，根据本发明，可以提供一种地址转换器、交织器和去交织器，其尺寸小并且节能。
权利要求
1.一种地址转换器包括上级查找表，其顺序输出与m×n矩阵的预定线相等的不多于m个的单元，该矩阵具有不少于预定地址数据行的长度的单元数；下级查找表，其不多于m次地顺序和重复地输出与m×n矩阵的预定行相等的n个单元；以及加法器，其把所述上级查找表的输出和下级查找表的输出相加，并且输出所述预定地址数据行。
2.根据权利要求1所述的地址转换器，其特征在于，所述地址转换器进一步包括乘法器，其把该输出与m相乘，并输入到该加法器中，而不是直接把所述下级查找表的输出直接输入到加法器中。
3.根据权利要求1或2所述的地址转换器，其特征在于，所述加法器把不少于三个查找表的输出相加。
4.一种交织器包括根据权利要求1的所述地址转换器；保存要混合的数据行的第一寄存器；以及第二寄存器，其在初始地址数据行被输入在所述地址转换器中时，根据混合地址数据行按照混合地址行的次序寄存所述第一寄存器的数据行。
5.一种去交织器，其中包括根据权利要求1的所述数据转换器，保存要混合的数据行的第二寄存器；以及第一寄存器，其在初始地址数据行被输入在所述地址转换器中时，根据混合地址数据行按照初始地址行的次序寄存所述第二寄存器的数据行。
全文摘要
一种小规模和低功耗的交织器和去交织器。一种地址转换器包括对应于第一至第三级别的三个计数器(CNT1、CNT2和CNT3),并且各个计数器(CNT1、CNT2和CNT3)的输出被输入到查找表(LUT1、LUT2和LUT3)。预定周期的时钟(CK1)被输入到计数器(CNT3),使得数值“0”至“3”被重复输出。作为与计数器(CNT3)的输出“0”同步输出的进位(CO3)被作为时钟(CK2)输入到计数器(CNT2),从而计数器(CNT2)重复输出数值“0”至“4”。与计数器CNT2的输出“0”同步输出的输出进位(CO2)被作为时钟(CK3)输入到计数器(CNT1)中,从而计数器(CNT1)重复输出数值“0”至“15”。
文档编号H03M13/27GK1383618SQ01801780
公开日2002年12月4日 申请日期2001年5月22日 优先权日2000年5月22日
发明者福井正隆, 铃木邦彦, 周长明 申请人:株式会社鹰山