专利名称：双沿m/n计数器的制作方法
背景技术：
发明领域本发明涉及数字电路和系统，尤其涉及计数器。
虽然参考特定应用的说明性的实施例在此描述了本发明，然而可以理解本发明并不局限于此。具有本领域的普通技能并使用这里提供的示教的人可以认知其范围内的其它修改、应用和实施例以及本发明有重要用途的其它领域。
相关技术描述计数器被用于各种数字电路中以跟踪事件。另外，计数器被用于合成时钟信号和其它波形。通常，使用计数器从第一(较高)时钟频率合成第二(较低)时钟频率。一般而言，使用简单的M/N D型计数器，其中M和N是整数，D是占空比，M是合成时钟信号的期望频率，N是信号源或参考时钟的频率。
该计数器一般是对来自第一时钟频率的脉冲进行计数并且周期性地输出第二时钟频率下的脉冲的前沿计数器。也就是说，M/N计数器在计数了参考时钟的N个前沿之后输出M个脉冲。
当第一时钟频率是第二时钟频率的整数倍时，这是相对简单的。然而，当第一时钟不是第二时钟的整数倍时，时钟合成的任务变得稍微复杂。例如，根据常规的方法，如果参考时钟是5兆赫兹(MHz)的时钟，并且有必要合成1.5MHz的时钟，则被设计为M＝3、N＝10的M/N计数器有效地用3/10乘以该参考时钟，即对于参考时钟的每十个时钟脉冲输出三个时钟脉冲。传统上，计数器的分辨率是一整个时钟周期。说明中的该200纳秒(ns)的误差，即5MHz参考时钟的一个时钟周期，即为本领域技术人员所认为的抖动。因为常规的M/ND计数器从计数器序列中的相同点，即翻转点，产生输出时钟边沿，所以用常规M/ND合成的时钟信号遭受过度的时钟抖动。结果，由于理想输出时钟边沿总是存在于计数器周期的最近一次时钟边沿和翻转时钟边沿之间的某处，因此输出时钟抖动会在零到输出参考时钟的周期之间变化。
不幸的是，这种抖动对于某些高精确度的应用是不可接受的。一种这样的应用是通用串行总线(USB)应用。在该系统中，由于抖动干涉了时钟恢复操作，因此它是不可接受的。另一种说明性的系统是模拟到数字转换的应用。对于这些及其它应用，M/ND计数器以高频工作是非常重要的。然而，如本领域众所周知的，M/ND计数器的输入时钟频率与输出时钟中的抖动数直接关联。
因此，本领域中需要一种带有改进的抖动性能的改进了的M/N计数器。
发明摘要本发明的计数器针对本领域中的这种需求。在说明性的实施例中，发明的计数器包括第一计数级；连接到所述第一计数级的先行电路输入；以及用于在所述第一计数级的输出和所述先行电路的输出之间选择所述计数器的输出的选择电路。
在特定实施例中，第一计数级用于接收频率为每秒X个周期的第一时钟信号并且输出频率为每秒((M/N)*X)个周期的第二时钟信号。第一计数级包括带有其位置处的瞬时计数超出值(N-M)的翻转点的累加器。
先行电路为当前时钟周期预测前面一个时钟周期的翻转点。在特定的说明性实施例中，先行电路是用来确定第二时钟信号的前沿或后沿中哪个更接近于该翻转点并且输出关于其指示的第二计数级。
可取的是，第一计数级是第一M/N计数器。在优选的实施例中，第二计数级是预先加载了值M的第二M/N计数器。在说明性的实施方式中，第二M/N计数器包括第一和第二加法器、多路复用器和累加器。第一加法器用来把预加载的值M与累加器的瞬时输出相加，第二加法器用来把预加载的值-(N-M)与累加器的瞬时输出相加。第一和第二加法器的输出提供多路复用器的第一和第二输入。预加载的值M提供多路复用器的第三输入。第二加法器的输出的最高有效位提供多路复用器的控制输入。多路复用器的输出是累加器的输入而累加器的输出被提供给比较器。最后，比较器输出指示累加器的输出是否处在M/2和M之间的信号。
用于抵抗第一和第二级的尖峰脉冲的电路和用于为常规时钟合成器提供向后兼容的装置一起被揭示。
附图的简要描述
图1是本发明的双沿M/N计数器的说明性实施例的框图。
图2是对于5MHz·1.5MHz的实例说明本发明的双沿M/N计数器的工作的时序图。
图3是说明传统M/N计数器和本发明的双沿M/N计数器间的性能比较的时序图。
发明的描述现在将参考附图描述说明性的实施例和示例性的应用以揭示本发明的有利的原理。
图1是本发明的双沿M/N计数器的说明性实现的框图。发明的计数器10包括第一计数级12、第二计数级14和抑制尖峰电路16。第一计数级12从第一移位寄存器15接收产生期望的合成时钟频率所需的第一计数(M)并且从第二移位寄存器17接收与信源即参考时钟N和期望时钟频率M之差的负数相等的值(-(N-M))。(输入M和(-(N-M))可以用本领域的普通技术人员所能理解的其它方法被硬编码或被提供。)第一和第二移位寄存器15和17的输入分别由接口13提供。
第一计数级12基本上是按照常规原理实现的M/N计数器。第一计数级12包括第一加法器18、第二加法器19、多路复用器20、D-Q触发器22和比较器24。第一和第二加法器18和19分别接收来自第一和第二移位寄存器15和17的第一输入。第二输入由触发器22提供给第一和第二加法器18和19。第一和第二加法器18和19的输出分别提供多路复用器20的第一和第二输入。另外，第二加法器19的输出的最高有效位(MSB)提供多路复用器20的控制输入。如下所详细讨论的，当MSB变高时，它通知多路复用器20选择第二加法器19的输出而非第一加法器18的输出。
多路复用器20的输出被连接到触发器22的D输入端。如上所述，触发器22的输出端被反馈到第一和第二加法器18和19，并且到比较器电路24。比较器电路24把触发器22的输出和已存储的占空比阈值D相比较并且响应它而输出指示正沿脉冲的检测的信号。也就是说，比较器24在触发器22的输出低于占空比D时输出正沿脉冲。当触发器22的值大于或等于D时，输出转变为低电平状态。值得注意的是，为了产生另一个正沿，输出必须变回到低电平。
第二计数级14大致与第一计数级一致，除了以下两点1)第二计数级14中的多路复用器30用于在三个输入端而非两个输入端之间作出选择，以及2)第二计数级14的比较器34核对以确定第二触发器32的输出是否大于M/2并小于M。第二计数级14分别包括第三和第四加法器26和28；多路复用器30；第二触发器32；以及比较器34。第三和第四加法器26和28分别从第一和第二移位寄存器15和17接收输入。第二和第三加法器的第二输入都由第二触发器32的输出提供。按照第一计数级12中的加法器，第四和第三加法器28和26的输出分别提供多路复用器30的第一和第二输入。
多路复用器30的第三输入由第一移位寄存器15的输出提供。这使多路复用器30预加载了合成时钟信号的期望计数(M)。注意到复位信号被施加于第一计数级12的第一触发器22和第二计数级14的多路复用器30。该复位信号引起多路复用器30选择到那里的第三输入(即，第一移位寄存器15的输出)。因此，在第二计数级14中，多路复用器30比第一计数级20中的多路复用器20早一个时钟周期看到值M。
由于两个计数级12和14的输入和设计不相同，本领域的技术人员可以理解，多路复用器30的预加载允许第二计数级14起到先行计数器的作用。第二计数级14复位到M并且确定在一个周期前作出翻转。
多路复用器30的输出被施加于第二触发器32。本领域的技术人员可以理解，实际中第一和第二触发器22和32是比特带宽由N的量化值确定的成排的触发器(或一位移位寄存器)。第二触发器32的输出通过第二比较器电路34与两个阈值相比较。第一阈值是计数M/2，第二阈值是计数M。如果第二触发器32的输出大于M/2并小于M，则第二比较器34输出通知检测到负沿的一个脉冲。如下详细所述，比较器34指示合成脉冲的负沿是否比前沿更接近于翻转点。翻转点是计数器终止前一次计数而开始新的计数的点。
如下详细所述，按照现有的学说，使用计数器14的翻转点来确定哪一个输入参考时钟边沿更接近于理想时钟边沿。如果翻转点的值小于M/2，则翻转时钟边沿较接近于理想输出时钟边沿。如果翻转点的值大于M/2，则在翻转前沿前的负时钟边沿是较近的边沿。当然，如果值恰好等于M/2，则任一选择皆可。在抑制尖峰电路16中，第一和第二计数级12和14的输出分别是第三和第四触发器36和38的输入。第四触发器38的输出是锁存器40的输入。按照现有的学说，第一和第二计数级12和14的触发器、加法器和比较器以及第一和第二移位寄存器与参考时钟48的前沿即正沿同步，锁存器40与参考时钟的后沿即负沿同步。从而，如本领域的任一普通技术人员所能理解的，锁存器40把1/2时钟周期的移位送入负沿信号。锁存器40的输出和第三触发器36的输出由或门42组合。或门的输出即为理想合成时钟信号。
为了向后兼容性，或门42的输出作为第一输入被提供给第三多路复用器44。第三多路复用器44的第二输入由第三触发器36的输出提供。本领域的技术人员可以理解，由于在从时序和控制电路50接收到“仅有正沿的模式”的信号之后第二(先行)计数级14和锁存器所提供的负沿检测被取消，因此或门42和第三多路复用器44合作而产生一定程度的向后兼容性。
如本领域的普通技术人员所能理解的，时序和控制电路50可以用组合逻辑或其它适当的方法来实现。
图2是说明本发明的M/N计数器的操作的时序图。如上所述，在操作中，初始计数(M)被提供给第一和第三加法器18和26以及第二多路复用器30，翻转值-(N-M)被提供给第二和第四加法器19和28。在这一点上，第一和第二触发器22和32的输出(q2和q1)为低电平。从而，第二和第四加法器19和28的输出为低电平。因此，在参考时钟48的第一前沿上，第一和第二多路复用器20和30选择缺省的输入。第一多路复用器20选择第一加法器18的输出，第二多路复用器30选择移位寄存器15的输出。然而，第一加法器18的存在使第一多路复用器20的初始值M的接收延迟一个时钟周期。由此，如上所述，第二计数级14比第一计数级12早一个时钟周期并起到先行电路的作用。
随着参考时钟的连续脉冲，初始值M最终由第一触发器22输出。多路复用器20执行带符号的加法。随着每个随后的时钟脉冲，初始值M由第一加法器18增加M。在触发器22的输出超出计数器的翻转点(N-M)之前，该新的值由第一多路复用器20传送到触发器22。在这一点上，多路复用器20把零输出到触发器22的D输入端，第一触发器22的输出返回为零且计数器12开始重新计数。在达到系统的占空比(D)之前，第一触发器22的脉冲输出由比较器传送。
第二计数级14的操作与第一计数级12的操作大致相同，除了它比第一计数级12早一个时钟周期工作并且检查第二触发器32的输出以便由比较器34来确定该处的翻转点与理想合成时钟脉冲的前沿的近似程度。如果翻转点处于M/2和M之间，则比较器34输出一个脉冲以通知参考时钟的负沿比合成时钟的正沿更接近于理想边沿。
最终，抑制尖峰电路16中的或门42输出包括该负沿信号和正沿信号的合成时钟信号。如上所述，由于电路总是在计数器序列中的相同点即翻转点产生输出时钟边沿，因此由常规M/ND计数器合成的时钟信号遭受关于其理想时钟频率的过度的时钟抖动。结果，由于理想输出时钟边沿总是存在于计数器周期的上一个时钟边沿和翻转时钟边沿之间的某处，因此输出时钟抖动会在零到输入参考时钟的周期之间变化。
然而，根据现有的学说，本发明的双沿M/ND计数器10根据哪一半时钟周期包含理想输出时钟边沿而智能地选择翻转时钟正沿或前一个负时钟边沿。假定输入时钟是占空比为50％的时钟，则最大输出时钟抖动被降低到输入参考时钟的时钟周期的二分之一。
一般而言，最大时钟抖动被降低到时钟周期的最长脉冲的持续时间。例如，占空比为40％的100MHz输入时钟会产生6纳秒的最大周期间抖动。计数器的翻转值指示哪一个输入参考时钟边沿较接近于理想的输出时钟。如果翻转值小于M/2，则翻转时钟边沿较接近于理想的输出时钟边沿。如果翻转值大于M/2，则翻转正沿前的负时钟边沿是较近的边沿。当然，如果值恰好等于M/2，则可选择任一边沿。双沿M/ND计数器使用了在计数器周期的上一个时钟周期期间确定翻转值的先行电路。知道该点的翻转值允许输出逻辑确定是否使用负的时钟。这用下面图2的时序图进行说明。
图3示出本发明的双沿计数器比按照常规学说用5MHz·1.5MHz实例实现的计数器所改进了的性能的实例。在点1和2处，传统M/N计数器的抖动为134纳秒，然而由于理想边沿较接近于翻转点(5MHz参考时钟的800纳秒边沿)前的正沿，因此本发明的双沿MN计数器的抖动仅为34纳秒。在点3和4处，由于理想边沿接近于传统MN翻转点(1400纳秒)，因此两种计数器具有相同的抖动67纳秒。
因此，这里参考特定应用的特定实施例而描述了本发明。本领域的技术人员和可以理解现有学说的人可以认识到，其它的修改、应用和实施例也在本发明的范围之内。
因此，意图覆盖任一或所有这样的应用、修改和实施例的所附权利要求在本
权利要求
1.一种计数器，其特征在于包括第一装置，用于接收频率为每秒N个周期的第一时钟信号并且输出频率为每秒M个周期的第二时钟信号，每个周期具有一个上升沿和一个下降沿，所述第一装置包括具有其瞬时计数超出值N-M的翻转点的累加器；第二装置，用于确定所述第二时钟信号的所述上升沿还是所述下降沿更接近于所述翻转点并且输出关于该处的指示；以及第三装置，用于使用所述指示来提供输出信号。
2.如权利要求1所述的发明，其特征在于，所述第一装置是第一M/N计数器。
3.如权利要求2所述的发明，其特征在于，所述第一M/N计数器是M/ND计数器，其中D为占空比。
4.如权利要求2所述的发明，其特征在于，所述第二装置是先行电路。
5.如权利要求4所述的发明，其特征在于，所述先行电路对当前的时钟周期确定前面一个时钟周期的翻转点。
6.如权利要求2所述的发明，其特征在于，所述第二装置是第二M/N计数器。
7.如权利要求6所述的发明，其特征在于，所述第二M/N计数器用值M进行预加载。
8.如权利要求7所述的发明，其特征在于，所述第二M/N计数器包括第一和第二加法器、多路复用器和累加器。
9.如权利要求8所述的发明，其特征在于，所述第一加法器用于把预加载的值M与所述累加器的瞬时输出相加，所述第二加法器用于把预加载的值-(N-M)与所述累加器的瞬时输出相加。
10.如权利要求9所述的发明，其特征在于，所述第一和第二加法器的输出提供了所述多路复用器的第一和第二输入。
11.如权利要求10所述的发明，其特征在于，所述预加载的值M提供所述多路复用器的第三输入。
12.如权利要求11所述的发明，其特征在于，所述第二加法器的输出的最高有效位提供所述多路复用器的控制输入。
13.如权利要求12所述的发明，其特征在于，所述多路复用器的输出是所述累加器的输入。
14.如权利要求13所述的发明，其特征在于，所述累加器的输出被提供给比较器。
15.如权利要求14所述的发明，其特征在于，所述比较器输出指示所述累加器的输出是否处在M/2和M之间的信号。
16.如权利要求6所述的发明，其特征在于，所述第二M/N计数器是M/ND计数器。
17.权利要求1的发明还包括用于对所述第一装置和所述第二装置的输出进行抑制尖峰的装置。
18.权利要求1的发明还包括用于使所述计数器与常规计数器兼容的装置。
19.一种计数器，其特征在于包括第一计数级；连接到所述第一计数级的先行电路输入；以及选择电路，用于在所述第一计数级的输出和所述先行电路的输出之间选择所述计数器的输出。
20.如权利要求19所述的发明，其特征在于，所述第一计数级用于接收频率为每秒N个周期的第一时钟信号并且输出频率为每秒M个周期的第二时钟信号，每个周期具有一个上升沿和一个下降沿，所述第一计数级包括具有其瞬时计数超出值N-M的翻转点的累加器；
21.如权利要求19所述的发明，其特征在于，所述先行电路中一第二计数级，该计数级用于确定所述第二时钟信号的所述上升沿还是所述下降沿更接近于所述翻转点并且输出关于该处的指示。
22.如权利要求21所述的发明，其特征在于，所述第一计数级包括第一M/N计数器。
23.如权利要求22所述的发明，其特征在于，所述第一M/N计数器是M/ND计数器。
24.如权利要求21所述的发明，其特征在于，所述先行电路对当前的时钟周期确定前面一个时钟周期的翻转点。
25.如权利要求21所述的发明，其特征在于，所述第二计数级是第二M/N计数器。
26.如权利要求25所述的发明，其特征在于，所述第二M/N计数器用值M进行预加载。
27.如权利要求26所述的发明，其特征在于，所述第二M/N计数器包括第一和第二加法器、多路复用器和累加器。
28.如权利要求27所述的发明，其特征在于，所述第一加法器用于把预加载的值M与所述累加器的瞬时输出相加，所述第二加法器用于把预加载的值-(N-M)与所述累加器的瞬时输出相加。
29.如权利要求28所述的发明，其特征在于，所述第一和第二加法器的输出提供所述多路复用器的第一和第二输入。
30.如权利要求29所述的发明，其特征在于，所述预加载的值M提供所述多路复用器的第三输入。
31.如权利要求30所述的发明，其特征在于，所述第二加法器的输出的最高有效位提供所述多路复用器的控制输入。
32.如权利要求31所述的发明，其特征在于，所述多路复用器的输出是所述累加器的输入。
33.如权利要求32所述的发明，其特征在于，所述累加器的输出被提供给比较器。
34.如权利要求33所述的发明，其特征在于，所述比较器输出指示所述累加器的输出是否处在M/2和M之间的信号。
35.一种用来合成时钟信号的方法，其特征在于包括下列步骤接收频率为每秒N个周期的第一时钟信号并且输出频率为每秒M个周期的第二时钟信号，每个周期具有一个上升沿和一个下降沿，使用具有瞬时计数超出值N-M的翻转点的累加器；确定所述第二时钟信号的所述上升沿还是所述下降沿更接近于所述翻转点并且输出关于该处的指示；以及使用所述指示来提供输出信号。
全文摘要
一种用于合成具有最小抖动的信号的计数器。所发明的计数器具有第一计数级；连接到所述第一计数级的先行电路；以及用于在所述第一计数级的输出和所述先行电路的输出之间选择所述计数器的输出的选择电路。在特定实施例中，第一计数级用于接收频率为每秒N个周期的第一时钟信号并且输出频率为每秒M个周期的第二时钟信号。第一计数级包括具有其瞬时计数超出值N－M的翻转点的累加器。先行电路对当前时钟周期确定前面一个时钟周期的翻转点。先行电路是用于确定第二时钟信号的上升沿还是下降沿更接近于所述翻转点并且输出关于该处的指示的第二计数级。
文档编号H03K23/00GK1475046SQ01818697
公开日2004年2月11日 申请日期2001年9月12日 优先权日2000年9月14日
发明者S·J·霍特, S J 霍特 申请人:高通股份有限公司