专利名称：设有互补金属氧化物半导体驱动电路的半导体装置的制作方法
技术领域：
本发明具体涉及设有CMOS驱动电路的半导体装置。
背景技术：
近年来，设有多个处理电路的半导体装置已作为单片微机而被产品化，这种半导体装置被用于便携式电话机等电子线路的电器。便携式电话机等的便携式设备需要以电池作为电源，为了满足小型轻量化的要求，电池也必须小型轻量化。
除了电池的小型轻量化要求之外，对于长时间使用的电池还提出来减少电池耗电的极高要求。另一方面，数字方式的便携式电话机等场合，为了对语音信号进行实时数字处理，还要求该半导体装置能高速动作。
为了满足上述种种要求，用由电流驱动力小的晶体管来构成电路内的信号处理部，以将经处理的信号传送给内部电路；而在向外部输出的电路中，一般采用电流驱动力大的晶体管构成驱动电路。
图31是传送输入信号的传统的CMOS驱动电路的电路结构图。而且，以下，将CMOS驱动电路简称作驱动电路。
参照图31，传统的CMOS驱动电路包含串联连接的二级反相器INV0和INV1。反相器INV0包含晶体管PT0和NT0。晶体管PT0设置在电源电压VDD和节点Na之间，其栅极与输入节点连接，接受输入信号IN的输入。并且，晶体管NT0设置在节点Na和接地电压GND之间，其栅极接受输入信号IN的输入。
反相器INV1包含晶体管PT1和晶体管NT1。晶体管PT1设置在电源电压VDD和输出节点之间，其栅极与节点Na连接。并且，晶体管NT1设置在输出节点和接地电压GND之间，其栅极与节点Na连接。而且，晶体管PT0、PT1是P沟道MOS晶体管，晶体管NT0、NT1是N沟道MOS晶体管。
并且，反相器INV1将传送到输出节点的信号作为输出信号OUT输出。
而且，以下，用符号IN表示接受输入信号IN的输入节点，用符号OUT表示输出信号OUT被驱动的输出节点。
以下，用图32的时序图说明传统的CMOS驱动电路的动作。而且，以下的说明中，以电源电压VDD设为1V、接地电压GND设为0V为例进行说明。并且，设高压电平(电源电压VDD1V)为H电平，低压电平(接地电压GND0V)为L电平进行说明。
初始状态，输入信号IN设为0V。这时，反相器INV0的晶体管PT0导通，电源电压VDD与节点Na电连接。因此，节点Na的电压电平被设于1V。并且，根据节点Na的电压电平，反相器INV1的晶体管NT1导通，接地电压GND和输出节点电连接。因此，输出节点的电压电平被设于0V。
在时刻T1，输入信号IN从0V转变至1V的场合，反相器INV0的晶体管PT0截止，晶体管NT0导通。作为响应，接地电压GND和节点Na被电连接，节点Na的电压电平被设于0V。并且，从反相器INV1方面讨论，响应节点Na的电压电平晶体管PT1导通，电源电压VDD和输出节点被电连接。因此，输出节点的电压电平被设于1V。输出信号OUT，在从时刻T1开始经过晶体管的动作延迟时间后的时刻T1a上升而被设于1V。
另一方面，在时刻T2输入信号IN从1V转变到0V的场合，反相器INV0的晶体管NT0截止，晶体管PT0导通。作为响应，电源电压VDD和节点Na被电连接，节点Na的电压电平被设于1V。响应节点Na的电压电平，反相器INV1的晶体管PT1截止，晶体管NT1导通。由此，输出节点和接地电压GND被电连接，输出节点的电压电平被设于0V。
如上说明的那样，随着输入信号IN从L电平到H电平，或者从H电平到L电平的变化，CMOS驱动电路将输出信号OUT传送出去。
通常，输出节点与下一级的电路电连接，该下一级电路的输入电容或因布线而产生的寄生电容和电阻等成为输出负载。为了高速地响应输入信号IN并高速地传送输出信号OUT，必须使构成输出级的反相器INV1的晶体管PT1与NT1的动作速度达到高速化。具体而言，与构成初级反相器INV0的晶体管PT0与NT0相比，将构成输出级的反相器INV1的晶体管PT1与NT1的沟道宽度设置得大些，使信号传送速度达到高速化。例如，栅长分别为0.1μm时，晶体管PT0、NT0、PT1与NT1的栅宽分别被设计为约为2μm、1μm、10μm、5μm。
如以上说明，传统的CMOS驱动电路一般通过增大构成驱动电路的输出级的反相器的栅宽来实现信号传送速度的高速化。
但是，随着晶体管的微细化技术的进步，产生了这样的问题随着栅氧化膜的膜厚变薄，从栅极到源极或漏极或者在衬底间流过的所谓栅漏电流增大。
图33是表示栅氧化膜的厚膜和每个晶体管的栅漏电流的关系的示图。该图是晶体管的栅长设为0.1μm、栅宽设为10μm的晶体管的漏电流特性图。
参照图33，横轴表示栅氧化膜厚，纵轴表示每个晶体管的栅漏电流(单位A安培)。
这里所示的栅漏电流表示N沟道MOS晶体管中，在栅极端子连接于电源电压VDD，源极、漏极与衬底端子分别共同连接于接地电压GND的场合，从栅极端子漏向源极、漏极与衬底端子的电流。另一方面，表示P沟道MOS晶体管中，栅极端子连接于接地电压GND，源极、漏极与衬底端子分别被共同供给电源电压VDD的场合，从源极、漏极与衬底端子漏向栅极端子的电流。
以往的栅长为0.18μm左右的一代制品中，晶体管的栅氧化膜厚约为260nm。这里讨论栅宽为1μm时的栅漏电流。
图33中所示的栅漏电流跟栅面积大致成比例。例如，栅氧化膜厚为260nm左右的晶体管的栅长为0.1μm、栅宽为10μm的场合，晶体管的栅漏电流是1E-14(A)左右。1E-14意指1×10的-14次方，以下同样如此。于是，如讨论栅长为0.18μm、栅宽W为1μm上下的场合，每个晶体管的栅漏电流为1.8E-15(A)左右。
与此形成对比，晶体管为备用状态时源-漏间流过的亚阈漏电流，在同样的设定条件下为1E-12(A)左右。因此，由于亚阈漏电流比栅漏电流大的多，对于栅长0.18μm左右的那一代制品，没有必要讨论栅漏电流的电流量。
但是，随着近年来的微细化技术的进步以及对动作的高速化要求，栅氧化膜厚变得越来越薄，栅漏电流已经到了不能忽视的地步。例如在栅长为0.1μm的那一代制品中，其栅氧化膜厚被设计为200nm左右。
参照图33，栅宽为10μm时的晶体管的栅漏电流，经计算约为1E-11(A)。对于栅长0.1μm、栅宽1μm设计的晶体管，该栅漏电流经计算约为1E-12(A)。因此，流过的漏电流跟上述的亚阈漏电流相当，漏电流已经不能忽视。如此，随着微细化技术带来的晶体管的栅漏电流的增大，就出现了整个电路的耗电增大的问题。
并且，如上所说明，栅漏电流和晶体管的栅区面积成比例。因此，驱动电路的最后级中使用的栅宽较大的晶体管中，栅漏电流增加得尤其多。
作为这种降低漏电流的方式，特开2001-156260号公报公开了这样一种方式在由栅氧化膜厚的不同的晶体管混合存在的、栅氧化膜厚度薄而栅漏电流大的晶体管构成的电路中，采用在电路不工作时中止其电源供给来抑制漏电流。但是，这种方式中，需要具有根据工作与不工作来控制电源供给的结构。并且，从工作模式切换到非工作模式需要等待时间，这也对高速动作构成了障碍。
发明内容
本发明旨在求得上述问题的解决，抑制一般用于驱动电路的栅氧化膜厚度薄的晶体管的栅漏电流，提供耗电降低的半导体装置。
本发明的半导体装置包含，根据输入节点接受的输入信号，将电压驱动到输出节点的驱动电路。驱动电路包含第一与第二晶体管和控制电路。第一晶体管连接在第一电压和输出节点之间，基于第一内部节点的电压电平导通/截止。第二晶体管连接在输出节点和第二电压之间，基于第二内部节点的电压电平与第一晶体管互补地导通/截止。控制电路根据输入信号，控制第一与第二内部节点的电压，以使第一与第二晶体管互补地导通。并且，控制电路中设有与第一与第二内部节点中的至少一方连接的电压调整电路。电压调整电路基于被连接的内部节点的电压电平，在与被连接的内部节点对应的晶体管为导通状态时，将被连接的内部节点的电压设于跟第一与第二电压不同的电平。
以上说明的本发明的半导体装置包含基于第一与第二内部节点电的电压电平导通的第一与第二晶体管，以及对第一与第二内部节点的电压进行控制的控制电路。并且，控制电路包含将被连接的内部节点的电压设定于跟第一与第二电压不同的电平的电压调整电路。通过该电压调整电路，可以调节被连接的晶体管的栅压，能够减少由加于晶体管的栅压产生的栅漏电流。
并且，本发明的半导体装置包含根据输入节点接受的输入信号而将电压驱动到输出节点的驱动电路。驱动电路包含第一、第二与第三晶体管，以及控制电路。第一晶体管连接在第一电压和输出节点之间，基于第一内部节点的电压电平而导通/截止。第二晶体管连接在输出节点和第二电压之间，基于第二内部节点的电压电平而导通/截止。第三晶体管与第二晶体管并联地连接在输出节点和第二电压之间，基于第一内部节点的电压电平，跟第一晶体管互补地导通/截止。控制电路控制第一与第二内部节点的电压，以根据输入信号，使第一晶体管和第二与第三晶体管互补地导通。控制电路，在第二与第三晶体管导通时，为将第一晶体管截止，而将使第二与第三晶体管导通的第一与第二电压之一设于第一内部节点，并在预定期间，向第二内部节点供给其中一方的电压。并且，第二晶体管向输出节点供给第二电压的驱动力比第三晶体管大。
并且，本发明的半导体装置中设有，基于第一与第二内部节点的电压电平导通的第一与第二晶体管，连接在与第二晶体管并联的输出节点和第二电压之间的第三晶体管，以及控制第一与第二内部节点的电压的控制电路。控制电路在第二与第三晶体管导通时，将使第一晶体管截止的第一与第二电压中的一方在预定期间供给第二内部节点。并且，第二晶体管供给第二电压的驱动力，比第三晶体管的大。依据这种结构，在预定期间用驱动力大的第二晶体管供给第二电压至输出节点。由此，用驱动力大的第二晶体管使驱动电路高速动作，并且由于只在预定期间使漏电流大的第二晶体管动作，能够减少漏电流。
并且，本发明的半导体装置中设有相互邻接配置的、分别根据在输入节点接受的输入信号将电压驱动到输出节点的第一与第二驱动电路。第一与第二驱动电路中各自包含第一、第二与第三晶体管以及控制电路。第一晶体管连接在第一电压和输出节点之间，根据第一内部节点的电压电平而导通/截止。第二晶体管连接在输出节点和第二电压之间，根据第二内部节点的电压电平而导通/截止。第三晶体管在输出节点和第二电压之间跟第二晶体管并联连接，基于第一内部节点的电压电平，与第一晶体管互补地导通/截止。控制电路为了根据输入信号使第一晶体管和第二与第三晶体管互补地导通，对第一与第二内部节点的电压进行控制。控制电路在第二与第三晶体管导通时，为使第一晶体管截止而将使第二与第三晶体管导通的第一与第二电压中的一方设定于第一内部节点，并在预定期间将其中一方的电压供给第二内部节点。并且，第二晶体管向输出节点供给第二电压的驱动力，比第三晶体管的大。各控制电路中包含噪声调整电路。噪声调整电路，备用时根据输入到邻接的驱动电路的输入信号，将使第二与第三晶体管导通的第一与第二电压中的一方设定于第一内部节点。
并且，本发明的半导体装置，控制电路中，备用时根据输入邻接的驱动电路的输入信号，将第二与第三晶体管导通的第一与第二电压中的一方供给第一内部节点。与此相应，在备用时，使晶体管导通的电压被加于第一内部节点，即使在噪声产生的场合，也能消除该噪声。
图1是本发明实施例1的CMOS驱动电路的电路结构图。
图2是说明本发明实施例1的驱动电路的动作的时序图。
图3是表示晶体管的每单位栅面积的栅漏电流和该时的栅压之间的关系的曲线图。
图4是本发明实施例2的驱动电路的结构图。
图5是说明本发明实施例2的驱动电路的动作的时序图。
图6是本发明实施例2之变形例1的CMOS驱动电路的电路结构图。
图7是本发明实施例2之变形例2的CMOS驱动电路的电路结构图。
图8是本发明实施例3的CMOS驱动电路的电路结构图。
图9是本发明实施例3之变形例1的CMOS驱动电路的电路结构图。
图10是本发明实施例4的CMOS驱动电路的电路结构图。
图11是说明本发明实施例4的驱动电路的动作的时序图。
图12是本发明实施例5的驱动电路的电路结构图。
图13是说明本发明实施例5的驱动电路的动作的时序图。
图14是本发明实施例5之变形例的驱动电路的电路结构图。
图15是说明本发明实施例5之变形例的驱动电路的动作的时序图。
图16是本发明实施例6的驱动电路的结构图。
图17是说明本发明实施例6的驱动电路的动作的时序图。
图18是本发明实施例6之变形例1的驱动电路的电路结构图。
图19是本发明实施例6之变形例2的驱动电路的电路结构图。
图20是说明本发明实施例6之变形例2的驱动电路的动作的时序图。
图21是本发明实施例6之变形例3的二输入的OR电路结构即驱动电路的电路结构图。
图22是说明本发明实施例6之变形例3的驱动电路的动作的时序图。
图23是本发明实施例7的CMOS驱动电路的电路结构图。
图24是说明本发明实施例7的驱动电路的动作的时序图。
图25是本实施例8的驱动电路的概略结构图。
图26是说明本发明实施例8的驱动电路的动作的时序图。
图27是本实施例8变形例1的驱动电路的概略结构图。
图28是邻接配置的驱动电路的概略结构图。
图29是驱动电路工作时的时序图。
图30是另一邻接配置的驱动电路的概略结构图。
图31是传送输入信号的传统的CMOS驱动电路的电路结构图。
图32是说明传统的CMOS驱动电路的动作的时序图。
图33是栅氧化膜的厚膜和每个晶体管的栅漏电流之间的关系示图。
具体实施例方式
以下，参照附图就本发明的实施例作详细说明。图中相同或相当的部分均用同一符号表示，不重复其说明。
参照图1，本发明的实施例1的驱动电路100中包含反相器INV1～INV3。与传统的驱动电路相比的不同点在于去掉了图31中说明的反相器INV0，采用与接受输入信号IN的反相器并联的二级结构。具体而言，反相器INV2响应输入信号IN将其输出结果输出到与反相器INV1的晶体管NT1的栅极连接的节点N0。并且，反相器INV3根据输入信号IN，将其输出结果输出到与反相器INV1的晶体管PT1的栅极连接的节点N1。反相器INV1与INV3，构成控制节点N0与N1的电压电平的控制电路CT1。
反相器INV2中包含晶体管PTT2、PT2、NT2。作为一例，这里设晶体管PTT2与PT2为P沟道MOS晶体管。并且，设晶体管NT2为N沟道MOS晶体管。晶体管PTT2将源极侧连接于电源电压VDD，并将漏-栅之间电连接。也就是，晶体管PTT2是所谓二极管连接的晶体管。晶体管PT2是，隔着晶体管PTT2设置在电源电压VDD和节点N0之间，其栅极接受输入信号IN的输入。晶体管NT2设置在节点N0和接地电压GND之间，其栅极接受输入信号IN的输入。
反相器INV3中包含晶体管PT3与NT3。作为一例，这里设晶体管PT3为P沟道MOS晶体管。并且，设晶体管NT3为N沟道MOS晶体管。晶体管PT3设置在电源电压VDD和节点N1之间，其栅极接受输入信号IN的输入。晶体管NT3设在节点N1和接地电压GND之间，其栅极接受输入信号IN的输入。
用图2的时序图说明本发明的实施例1的驱动电路100的动作。
在时刻T1，输入信号IN从0V变为1V的场合，反相器INV2的晶体管NT2导通。作为响应，接地电压GND和节点N0被电连接，节点N0的电压电平成为0V。并且，反相器INV3的晶体管NT3导通。作为响应，接地电压GND和节点N1被电连接，节点N1的电压电平成为0V。基于该节点N0与节点N1的电压电平，反相器INV1动作。由于节点N0与节点N1均为0V即L电平，晶体管PT1导通，晶体管NT1截止。与此相应，电源电压VDD和节点Nb被电连接，节点Nb成为1V。
接着，讨论在时刻T2输入信号IN从1V变为0V的场合。反相器INV2中，晶体管NT2截止，晶体管PT2导通。由此节点N0是，经由晶体管PTT2与电源电压VDD电连接。并且，反相器INV3中，晶体管NT3截止，晶体管PT3导通。由此，节点N1与电源电压VDD电连接。
基于节点N0与节点N1的电压电平，反相器INV1向节点Nb供给电压。由于节点N0与节点N1同为H电平，晶体管NT1导通，晶体管PT1截止。与此相应，接地电压GND和节点Nb被电连接，节点Nb成为0V。
这里，讨论节点N0，节点N0的电压电平被设于从电源电压VDD下降二极管连接的晶体管PTT2的阈值电压后的电压电平。而且，从电源电压VDD下降该晶体管PTT2的阈值电压后的电压电平，比晶体管的NT1的导通电压(例如0.5V)高。例如，如设晶体管PTT2的阈值电压为0.4V，则节点N0的电压电平设定为0.6V(1V-0.4V)。因此，晶体管导通时的栅压，被没定于比电源电压VDD电平(1V)低的电压电平(0.6V)。由此，晶体管NT1导通。因此，节点Nb与接地电压GND电连接，在时刻T3完全下降至0V。
参照图3，横轴表示晶体管的栅压(V)，纵轴表示晶体管的每单位栅面积流过的栅漏电流(A/μm2)。
如图3所示，栅压为1V的电压电平的场合，该时的每单位栅面积的栅漏电流设定为1E-11(A/μm2)。另一方面，若使栅压下降至0.5V，则其栅极漏电流被减少一个位数而被设定于1E-12(A/μm2)。如此，由于栅漏电流具有相对于栅压成对数关系变化的特性，使栅压稍有下降，其漏电流就大幅减少。
本发明的实施例1的驱动电路100，用反相器INV2与INV3根据输入信号IN来控制节点N0与N1的电压。并且，用反相器INV2所包含的晶体管NTT2，调整晶体管NT1的电压电平，减少漏电流。
也就是，如上述说明的那样，通过将供给晶体管NT1的栅极的栅压设定在比电源电压VDD低、比导通电压高的值上，能够将晶体管NT1的栅漏电流大幅度减小。
采用本发明的实施例1的驱动电路100的结构，不用设置根据工作与不工作来控制电源供给的电路等，并且，不需要进行工作模式和非工作模式之间的转换，就能够实现低耗电的高速CMOS驱动电路。
参照图4，本发明实施例2的驱动电路200，与图1所示的驱动电路100相比，其不同点在于还包含调整预定期间内部节点的电压电平的定时电路10。其他各点与实施例1的驱动电路100有相同的结构，不再重复说明。并且，反相器INV2、INV3与定时电路10，构成控制节点N0与N1的电压电平的控制电路CT2。
定时电路10中包含晶体管1、2与反相器3。这里，晶体管1与2设为P沟道MOS晶体管。晶体管1与2，串联连接在电源电压VDD和节点N0之间，晶体管1的栅极接受输入信号IN的输入。并且，晶体管2的栅极接受经由反相器3的输出信号OUT的反相信号的输入。
用图5的时序图就本发明实施例2的驱动器回路200的动作进行说明。
在时刻T1中，输入信号IN从0V变为1V的场合，定时电路10是实质上没有起作用。因此，与实施例1中说明的图2的驱动电路的动作相同，此处不重复其说明。
现在讨论在时刻T2中输入信号IN从1V变为0V的场合。输入信号IN从1V变为0V的场合，反相器INV2中晶体管PT2导通，经由晶体管PTT2电源电压VDD和节点N0电连接。因此，反相器INV2，如上述将节点N0的电压电平设定在0.6V。
这里，讨论定时电路10的动作。反相器3将输出信号OUT(H电平)的反相信号(L电平)输出到晶体管2，晶体管2成为导通状态。这里，在时刻T2，输入信号IN从1V转变到0V后晶体管1导通。因此，由于晶体管1与2导通，电源电压VDD和节点N0被电连接。与此相应，节点N0的电压电平被设定于1V。作为响应，反相器INV1的晶体管NT1导通，接地电压GND和节点Nb被电连接，节点Nb的电压电平被设于0V(L电平)。节点Nb的电压电平一旦变为0V，定时电路10就将晶体管2设为截止。也就是，从定时电路10向节点N0的电源电压VDD(1V)的供给被停止。
本发明实施例2的驱动电路200，晶体管NT1导通时，定时电路10使节点N0临时地与电源电压VDD直接电连接，从而使晶体管NT1的导通电流增大，提高了其工作速度。
由此，能够缩短节点Nb的电压电平设于0V的时间。也就是，实施例1的驱动电路100中，如图2所示，由于晶体管NT1的栅压设于0.6V，从输入信号IN成为0V的时刻T2到输出信号OUT成为0V的时刻T3，需要的期间为S0。与此形成对比，本发明的实施例2的驱动电路200的结构中，晶体管NT1工作时，通过将栅压设于1V的电压电平，从输入信号IN成为0V的时刻T2到出力信号OUT成为0V的时刻T4的期间S1，能够比期间S0缩短。
另外，输出信号OUT成为0V的时刻T4之后，电源电压VDD和节点N0之间被设为不电连接，因此，晶体管NT1的导通电压的范围内的节点N0的电压电平降至0.6V。因此，在输出信号OUT为0V的稳定状态时，能够通过使加给晶体管NT1的栅压下降来减少栅漏电流。
(实施例2的变形例1)参照图6，本发明实施例2的变形例1的驱动电路210，与图5所示的本发明实施例2的驱动电路200相比的不同点在于定时电路10被定时电路20取代。并且，反相器INV2、INV3与定时电路20，构成控制节点N0与N1的电压电平的控制电路CT2#。
定时电路20中包含晶体管21和NAND电路22。这里，晶体管21例如为P沟道MOS晶体管。NAND电路22，接受来自节点Nb的输出信号OUT和传送自节点N1的信号，并将其NAND逻辑运算结果输出到晶体管21的栅极。晶体管21设置在电源电压VDD和节点N0之间，其栅极接受NAND电路22的输入。
本发明实施例2的变形例1的驱动电路210的动作，跟表示图5所示的实施例2的驱动电路200的动作的时序图相同。具体而言，在时刻T2，响应输入信号IN之从1V转变为0V，节点N1的电压电平成为1V(H电平)。此时，由于节点Nb的电压电平为1V(H电平)，NAND电路22的输出信号成为L电平，晶体管21导通。因此，电源电压VDD和节点N0被电连接，节点N0的电压电平成为1V，跟实施例2的驱动电路200的结构相同。作为响应，晶体管NT1导通，接地电压GND和节点Nb被电连接，节点Nb的电压电平成为0V。作为响应，NAND电路22的输出信号成为H电平，晶体管21成为截止。并且，以下的动作跟实施例2的驱动电路200的动作相同，因此不重复其说明。也就是，本发明实施例2的变形例1的驱动电路210的结构中，晶体管NT1导通时，通过由定时电路20将节点N0与电源电压VDD直接电连接，使晶体管NT1高速动作。并且，定时电路20在输出信号OUT为0V的稳定状态时，能够通过使栅压降低(0.6V)来减少栅漏电流。
采用本发明实施例2的变形例1的驱动电路210的结构，和实施例2的驱动电路200的结构一样，能够降低耗电。
(实施例2的变形例2)参照图7，跟图6所示的驱动电路210相比，本发明实施例2的变形例2的驱动电路220的不同点在于定时电路20被定时电路30所取代。并且，反相器INV2、INV3与定时电路30，构成控制节点N0与N1的电压电平的控制电路CT2a。
定时电路30中包含晶体管31、NAND电路32、反相器33和延迟电路34。这里的晶体管31，例如为P沟道MOS晶体管。NAND电路32，接受经由反相器33的输入信号IN的反相信号和输入信号IN经延迟电路34的预定期间延迟后的延迟信号，将该NAND逻辑运算的结果输出到晶体管31的栅极。晶体管31设置在电源电压VDD和节点N0之间，其栅接受NAND电路32的输出信号的输入。
本发明实施例2的变形例2的驱动电路220的动作，和实施例2的图5所说明的驱动电路200的动作相同。
定时电路30在延迟电路34的延迟时间内使晶体管31导通，并将电源电压VDD和节点N0电连接。也就是，将节点N0的电压电平设定于1V。
由此，能够通过调整延迟电路34的延迟时间，调整节点N0和电源电压VDD之间的电连接时间。也就是，能够调整将节点N0的电压电平设定于1V的期间，由此，能够高效率地将电源电压VDD供给节点N0，从而进一步减少耗电。
参照图8，跟图4中说明的实施例2的驱动电路200相比，本发明实施例3的驱动电路300的不同点在于定时电路10由定时电路40所取代。并且，反相器INV2、INV3与定时电路40，构成控制节点N0与N1的电压电平的控制电路CT3。
定时电路40中包含晶体管41和反相器42。作为一例，此处设晶体管41为P沟道MOS晶体管。晶体管41设置在节点N1和节点N0之间，其栅极被输入经由反相器42的输出信号OUT的反相信号。
定时电路40跟定时电路20一样，在晶体管NT1导通时将电源电压VDD和节点N0临时地电连接。具体而言，在输出信号OUT为1V(H电平)时，晶体管41导通，且节点N1与节点N0电连接。
本发明实施例3的驱动电路300的动作，跟实施例2中用图5所说明的驱动电路200的动作相同。以下，具体就输入信号IN从1V转变为0V的情况进行讨论。由于此时的输出信号OUT为1V，定时电路40中，晶体管41将节点N1和节点N0设定于电连接状态。反相器INV3响应输入信号IN之从1V转变为0V，将节点N1和电源电压VDD(1V)电连接。与此相应，节点N0和该电源电压VDD被电连接。作为响应，反相器INV1的晶体管NT1导通，节点Nb被与接地电压GND(0V)电连接。并且，作为响应，定时电路40使节点N1和节点N0断开。也就是，采用本发明的实施例3的驱动电路300的结构中，晶体管NT1导通时，定时电路40使电源电压VDD和节点N0直接电连接，能够使晶体管NT1高速动作。并且，在输出信号OUT为0V的稳定状态时，通过定时电路40使晶体管41截止，并使晶体管NT1的栅压下降(0.6V)，从而能够减少栅漏电流。
(实施例3的变形例1)参照图9，跟图8的实施例3的驱动电路300相比，本发明实施例3的变形例1的驱动电路310的不同点在于定时电路40由定时电路50所取代。并且，反相器INV2、INV3与定时电路50构成控制节点N0与N1的电压电平的控制电路CT3#。
定时电路50中包含晶体管51、反相器52和延迟电路53。作为一例，这里设晶体管51为P沟道MOS晶体管。晶体管51设置在节点N1和节点N0之间，经由反相器52接受通过了延迟电路53的输入信号IN的反相信号的输入。也就是，定时电路50使输入信号IN延迟，延迟时间为反相器52与延迟电路53的通过延迟时间。因此，响应输入信号IN之从1V转变为0V，晶体管51将节点N0和节点N1之间的连接状态在延迟时间过后设定于非导通状态。
本发明实施例3的变形例1的驱动电路310的动作，跟图5中说明的相同。
输入信号IN从1V转变为0V时，定时电路50将输入信号IN的延迟电路53的经过延迟时间后为导通状态的晶体管51设为截止状态。随着输入信号IN从1V转变为0V，反相器INV3使电源电压VDD和节点N1电连接。因此，电源电压VDD和节点N0，在与延迟电路53的延迟时间相当的期间被电连接，节点N0的电压电平被设于1V。
由此，通过调整延迟电路53的延迟时间，能够调整节点N0和电源电压VDD之间的电连接时间。也就是，能够调整将节点N0的电压电平设于1V的期间。由此，能够有效率地将电源电压VDD供给节点N0，从而可以进一步减少耗电。
以上用实施例1～3及其变形例的驱动电路的结构，对通过调整N沟道MOS晶体管NT1导通时的栅压整体地减少耗电的结构作了说明。本发明实施例4的驱动电路400的目的在于不仅减少N沟道MOS晶体管NT1的栅漏电流，而且减少P沟道MOS晶体管PT1的栅漏电流，从而在整体上进一步减少耗电。
参照图10，跟实施例3的驱动电路300相比，本发明实施例4的驱动电路400的不同点在于反相器INV3由反相器INV#3所取代，定时电路40由定时电路60所取代。其他各点均相同，因此不重复其说明。并且，反相器INV2、INV#3与定时电路60构成控制节点N0与N1的电压电平的控制电路CT4。
反相器INV#3中还包含晶体管NTT3，这是它和反相器INV3的不同之处。作为一例，这里设晶体管NTT3为N沟道MOS晶体管。晶体管NTT3是所谓二极管连接的晶体管，其源极侧连接于接地电压GND，漏与栅之间电连接。并且，晶体管NTT3设置在晶体管NT3和接地电压GND之间。
在晶体管NT3成为导通时，反相器INV#3经由晶体管NTT3将接地电压GND和节点N1电连接。此时的节点N1的电压电平，成为从接地电压GND提升了晶体管NTT3的阈值电压后的值。而且，从接地电压GND提升了该晶体管NTT3的阈值电压后的电压电平，设为晶体管的PT1的导通电压(例如0.7V)的范围内。作为一例，这里设晶体管NTT3的阈值电压为0.4V。因此，晶体管PTI在0.4V时导通。
定时电路60中包含晶体管61、62和反相器63、64。作为一例，这里设晶体管61为N沟道MOS晶体管。并且，设晶体管62为P沟道MOS晶体管。反相器64接受输入信号IN的输入，并将其反相信号传送到节点N2。晶体管61设置在节点N1和节点N2之间，其栅极被输入经反相器63反相的输出信号OUT的反相信号。晶体管62设置在节点N2和节点N0之间，其栅极被输入经反相器63反相的输出信号OUT的反相信号。也就是，晶体管61与62互补地导通，节点N2和节点N1与节点N0之一电连接。
以下，用图11的时序图说明本发明实施例4的驱动电路400的动作。
在时刻T1，输入信号IN从0V转变为1V时，反相器INV2的晶体管NT2导通，节点N0的电压电平成为0V。另一方面，反相器INV#8中，晶体管NT3导通。因此，设为由反相器INV#3将节点N1的电压电平设定于0.4V。
这里，通过经由反相器63的输出信号OUT(L电平)的输入，定时电路60将晶体管61设定于导通状态。这时，在输入信号IN从0V转变为1V的场合，反相器64使节点N2和接地电压GND之间电连接。也就是，由于节点N0和节点N1之间为导通状态，结果，节点N1的电压电平降至0V。与此相应，反相器INV1的晶体管PT1导通，电源电压VDD和节点Nb被电连接，节点Nb的电压电平被设定于1V。
并且，定时电路60作为响应，将晶体管61截止而设于非导通状态，将晶体管62导通而设于导通状态。因此，晶体管PT1导通时，通过由定时电路60直接与接地电压GND电连接，使晶体管PT1的导通电流增大，从而使其工作速度提高。由此，能够缩短节点Nb的电压电平转变为1V的时间。
另外，在输出信号OUT成为1V的时刻T4之后，由于接地电压GND和节点N1之间不电连接，在晶体管PT1的导通电压范围内节点N1的电压电平上升至0.4V。因此，输出信号OUT为1V的稳定状态时，通过使栅压上升，能够减少P沟道MOS晶体管PT1的栅漏电流。
再有，在时刻T2输入信号IN从1V转变为0V的情况，跟图5中说明的实施例2的驱动电路200的动作相同，因此不重复其说明。
具体而言，N沟道MOS晶体管NT1动作时，由反相器64将电源电压VDD和节点N0之间直接电连接。并且，在输出信号OUT为0V的稳定状态时，能够通过使栅压下降，减少N沟道MOS晶体管NT1的漏电流。
采用本发明实施例4的驱动电路400的结构，晶体管NT1与PT1动作时，通过分别供给通常的电源电压VDD与接地电压使晶体管高速动作，在稳定状态时能够通过分别降低与提升晶体管NT1与PT1的电压来减少漏电流。
也就是，本发明实施例4的驱动电路400可减少晶体管NT1的漏电流，同时由于可减少晶体管PT1的漏电流，所以能够整体地降低耗电。
在上述的实施例1～4及其变形例的驱动电路的结构中，就根据一个输入即输入信号IN将输出信号OUT输出的驱动电路的结构作了说明。
以下，在本发明实施例5的驱动电路500中，就将两个输入即输入信号IN1与IN2的AND逻辑运算结果作为输出信号OUT输出的驱动电路的电路结构进行说明。
参照图12，本发明实施例5的驱动电路500中设有NAND电路ND0与ND1，定时电路70，以及反相器INV1。并且，NAND电路ND0、ND1与定时电路70，构成控制节点N0与N1的电压电平的控制电路CT5。
NAND电路ND0中包含晶体管102～106。晶体管105与106串联连接在节点N0和接地电压GND之间，其栅极分别接受输入信号IN1与IN2的输入。晶体管102是源极侧连接于电源电压VDD，并在栅漏之间电连接的所谓二极管连接的晶体管。这里设晶体管102的阈值电压为0.4V。晶体管103与104，经由晶体管102并联地设置在电源电压VDD和节点N0之间，其栅极上分别输入信号IN1与IN2。该NAND电路ND0，根据输入信号IN1与IN2的输入将其NAND逻辑运算结果输出到节点N0。并且，NAND电路ND1根据输入信号IN1与IN2的输入将其NAND逻辑运算结果输出到节点N1。例如，输入信号IN1与IN2被共同设于H电平时，节点N1被设定于L电平即0V。另一方面，输入信号IN1与IN2中的任一方为H电平时，节点N1设定于H电平即1V。
定时电路70中包含晶体管71～73和反相器74。晶体管71与72，分别并联地设置在电源电压VDD和晶体管73之间，分别接受输入信号IN1与IN2的输入。晶体管73被设置在晶体管71与72和节点N0之间，其栅极被输入经由反相器74的输出信号OUT的反相信号。
以下，用图13的时序图就本发明实施例5的驱动电路500的动作进行说明。假设在初始状态时，输入信号IN1为0V，输入信号IN2为1V。
以下，讨论在时刻T1输入信号IN1从0V转变为1V的情况。由于输入信号IN1与IN2被共同设定于1V，作为响应，NAND电路ND1将节点N1的电压电平设于0V。NAND电路ND0中，响应输入信号IN1与IN2，晶体管105与106导通。因此，接地电压GND和节点N0被电连接，节点N0的电压电平成为0V。与此相应，反相器INV1的晶体管PTI导通，电源电压VDD和节点Nb被电连接。因此，节点Nb的电压电平被设于1V。
另一方面，定时电路70的晶体管73被输入经由反相器74的输出信号OUT的反相信号。因此，输出信号OUT为H电平时，晶体管73被设定于导通状态。
以下，讨论在时刻T2输入信号IN1从1V转变到0V的情况。这时，NAND电路ND1响应输入信号IN1与IN2将节点N1设定于1V。响应输入信号IN1之设于0V、输入信号IN2之设于1V，NAND电路ND0使晶体管103导通。也就是，电源电压VDD经由晶体管102和节点N0电连接。因此，节点N0的电压电平向0.6V变化。
另一方面，定时电路70中，响应输入信号IN1之设于0V而使晶体管71导通。这时，晶体管73为导通状态。因此，电源电压VDD和节点N0被电连接。结果，节点N0的电压电平被设定于1V。
与此相应，反相器INV1的晶体管NT1导通，接地电压GND和节点Nb被电连接。因此，节点Nb的电压电平被设定于0V。
在输出信号OUT成为0V的时刻T4以后，定时电路10将晶体管73截止，并将电源电压VDD和节点N0之间的电连接切断。因此，在输出信号OUT为0V的稳定状态时，晶体管NT1的栅压被降至0.6V。由此，能够减少晶体管NT1的栅漏电流。
采用本发明实施例5的驱动电路500的结构，即使在输入信号为IN1与IN2的两个输入信号的驱动电路中，也能够减少构成最后级的反相器INV1的晶体管NT1的漏电流，使得整体地减少耗电成为可能。
(实施例5的变形例)在本发明实施例5的变形例的驱动电路510的结构中，就响应两个输入信号即信号IN1与IN2、输出作为OR逻辑运算结果的输出信号OUT的驱动电路的电路结构进行说明。
参照图14，跟图12所示的实施例5的驱动电路500相比，实施例5变形例的驱动电路510的不同点在于NAND电路ND0与ND1由NOR电路NR0与NR1所取代，定时电路70由定时电路80所取代。并且，NOR电路NR0、NR1与定时电路80构成控制节点N0与N1的电压电平的制御电路CT5#。
NOR电路NR1，接受输入信号IN1、IN2的输入，将该NOR逻辑运算结果输出到节点N1。NOR电路NR0中包含晶体管112～116。作为一例，这里设晶体管112～114为P沟道MOS晶体管。并且，设晶体管115与116为N沟道MOS晶体管。晶体管115与116，分别并联设置在节点N0和接地电压GND之间，其各栅极分别接受输入信号IN1与IN2的输入。晶体管112是源极侧与电源电压VDD连接、栅与漏之间是分别电连接的所谓二极管连接的晶体管。晶体管113与114，经由晶体管112串联连接在电源电压VDD和节点N0之间，其各栅极接受输入信号IN1，IN2的输入。
定时电路80中包含晶体管81～83和反相器84。作为一例，这里设晶体管81～83为P沟道MOS晶体管。晶体管81与82经由晶体管83串联连接在节点N0和电源电压VDD之间，其各栅极接受输入信号IN1与IN2的输入。并且，晶体管83被设置在晶体管82和节点N0之间，经由反相器84接受输出信号OUT的反相信号的输入。
以下，用图15的时序图就本发明实施例5的变形例的驱动电路510的动作进行说明。设初始状态时输入信号IN1与IN2为0V。
考虑在时刻T1输入信号IN2从0V转变为1V的情况。由于输入信号IN1为0V、输入信号IN2为1V，作为响应，NOR电路NR1将节点N1的电压电平设定于0V。NOR电路NR0中，响应输入信号IN1与IN2，晶体管116导通。因此，接地电压GND和节点N0之间被电连接，节点N0的电压电平成为0V。与此相应，反相器INV1的晶体管PT1导通，电源电压VDD和节点Nb被电连接。因此，节点Nb的电压电平被设定于1V。
另一方面，定时电路80的晶体管83被输入经过反相器74的输出信号OUT的反相信号。因此，输出信号OUT为H电平时，晶体管83被设定于导通状态。
考虑在时刻T2输入信号IN2从1V转变到0V的情况。这时，NOR电路NR1，响应输入信号IN1与IN2将节点N1设定于1V。NAND电路NR0，响应输入信号IN1之设于0V、输入信号IN2之设于0V，使晶体管113与114导通。也就是，电源电压VDD和节点N0之间经由晶体管112被电连接。因此，节点N0的电压电平朝向0.6V变动。
另一方面，定时电路70中，响应输入信号IN1与IN2之同时设为0V，晶体管81与82导通。这时，晶体管83处于导通状态。因此，电源电压VDD和节点N0被电连接，结果，节点N0的电压电平被设定于1V。
与此相应，反相器INV1的晶体管NT1导通，接地电压GND和节点Nb被电连接。因此，节点Nb的电压电平被设定于0V。
在输出信号OUT成为0V的时刻T4以后，定时电路10使晶体管83截止，将电源电压VDD和节点N0之间的电连接切断。因此，在输出信号OUT为0V的稳定状态时，晶体管NT1的栅压被降至0.6V。由此，能够减少晶体管NT1的栅漏电流。
采用本发明实施例5的变形例的驱动电路510的结构，即使在输入信号为IN1与IN2的两个输入信号的驱动电路中，也能减少构成最后级反相器INV1的晶体管NT1的漏电流，从而能够整体地减少耗电。
上述实施例1～5及其变形例的驱动电路的结构中，就通过将构成最后级反相器的晶体管的栅压设定于中间电压电平来减少构成最后级反相器的晶体管的栅漏电流的方式作了说明。
本发明实施例6的驱动电路600中说明，通过将加到最后级晶体管NT1的栅极的栅压在不工作时完全降至接地电压GND电平来进一步减少耗电。
参照图16，跟图4所示的驱动电路200相比，本发明实施例6的驱动电路600的不同点在于去掉了反相器INV2，新增加了晶体管NT4、NT5。其余的反相器INV1、INV3，跟实施例2中图4所示的驱动电路200具有相同的结构，因此不再重复说明。反相器INV3与定时电路10构成控制节点N0与N1的电压电平的控制电路CT6。
晶体管NT5设置在节点N0和接地电压GND之间，其栅极接受输入信号IN的输入。并且，晶体管NT4设置在节点Nb和接地电压GND之间，与晶体管NT1并联，其栅极与节点N1电连接。
作为一例，设晶体管NT4与NT5为N沟道MOS晶体管。而且，设晶体管NT4与NT5的电流驱动力比晶体管NT1的小。具体而言，就是假设晶体管NT4与NT5的栅宽比晶体管NT1的栅宽窄。
以下，用图17的时序图就本发明实施例6的驱动电路600的动作进行说明。
考虑在时刻T1输入信号IN从0V转变为1V的情况。反相器INV3，将输入信号IN的反相信号传送给节点N1。也就是，节点N1跟接地电压GND电连接，节点N1的电压电平被设定于0V。作为响应，反相器INV1的晶体管PT1导通，电源电压VDD和节点Nb被电连接。因此，节点Nb的电压电平成为1V。晶体管NT5响应输入信号IN，使接地电压GND和节点N0电连接。因此，节点N0的电压电平被设定于0V。
另一方面，定时电路10在时刻T1跟实施例2中说明的相同，晶体管1响应输入信号IN而处于非导通状态，因此不起作用。而且，由于这时节点Nb的电压电平被设定于1V，定时电路10的晶体管2，响应反相器3的反相信号(0V)而处于导通状态。
接着，考虑在时刻T2输入信号IN从1V转变为0V的情况。反相器INV3将输入信号IN的反相信号传送到节点N1。也就是，节点N1，跟电源电压VDD电连接，节点N1的电压电平被从0V设定为1V。因此，反相器INV1的晶体管PT1截止。
另一方面，由于定时电路10的晶体管2如上述处于导通状态，在时刻T2，输入信号IN从1V转变为0V时，晶体管1导通。与此相应，跟用图5的时序图所说明的相同，晶体管1与2导通，电源电压VDD和节点N0电连接。因此，节点N0的电压电平被设定于1V。作为响应，反相器INV1的晶体管NT1导通，接地电压GND和节点Nb被电连接，节点Nb的电压电平被设定于0V(L电平)。
接着，节点Nb的电压电平向0V改变时，定时电路10使晶体管2截止。也就是，从定时电路10向节点N0的电源电压VDD(1V)的供给被中止。
并且，在该定时电路10的动作的同时，晶体管NT4是随着节点N1的电压电平被设定于1V而成为导通状态，接地电压GND和节点Nb电连接，节点Nb的电压电平设定于0V。
因此，在输入信号IN从1V转变为0V的期间，晶体管NT1与NT4同时导通。该输出信号OUT从1V转变为0V的期间，动作速度快的晶体管NT1在预定期间导通，因此其高速性得以维持，输出信号OUT被设定于0V后的稳定期间，节点Nb用晶体管NT4固定于0V。
也就是，临时地用漏电流大的晶体管NT1使数据电平高速改变，在稳定状态时，用漏电流小的低速晶体管使数据电平固定。
在该状态时，由于如上述来自定时电路10的电源电压VDD的供给被中止，节点N0成为浮动状态；由于晶体管NT1的栅漏节点N0的电压电平缓慢地下降到接地电压GND电平，晶体管NT1成为截止状态。
采用本发明实施例6的驱动电路600即电流驱动能力不同的两种晶体管，以保证动作的高速性，同时将漏电流大晶体管NT1的栅压在不工作时设于0V，由此，可进一步减少漏电流，最终能够减少驱动电路整体的漏电流。
(实施例6的变形例1)参照图18，跟图16中说明的实施例6的驱动电路600相比，本发明实施例6的变形例1的驱动电路610的不同点在于定时电路10由定时电路40所取代。定时电路40中包含晶体管41和反相器42。反相器INV3与定时电路40构成控制节点N0与N1的电压电平的控制电路CT6#。
定时电路40跟定时电路20一样，晶体管NT1导通时临时地将电源电压VDD和节点N0电连接。具体而言，输出信号OUT为1V(H电平)时，晶体管41导通，节点N1和节点N0电连接。
本发明实施例6的变形例1的驱动电路610的动作，跟实施例6的图17中说明的驱动电路600的动作相同。
具体而言，由于输入信号IN从1V转变为0V时输出信号OUT为1V，定时电路40中，晶体管41将节点N1和节点N0设定于电导通状态。反相器INV3响应输入信号IN之从1V转变为0V，将节点N1和电源电压VDD(1V)电连接。与此相应，节点N0和该电源电压VDD被电连接。作为响应，反相器INV1的晶体管NT1导通，节点Nb被与接地电压GND(0V)电连接。与此相应，定时电路40使节点N1和节点N0不相连接。并且，随着节点N1成为1V，晶体管NT4导通，节点Nb与接地电压GND电连接。
因此，如上述，在输入信号IN从1V转变到0V的期间，节点Nb上的晶体管NT1与NT4同时导通。也就是，临时地用漏电流大的晶体管NT1使数据电平高速改变，在稳定状态时，用漏电流小的低速晶体管使数据电平固定。
并且，在该状态由于如上述电源电压VDD的供给停止，节点N0成为浮动状态；由于晶体管NT1的栅漏节点N0的电压电平缓慢地下降，晶体管NT1成为截止状态。
本发明实施例6的变形例1的驱动电路610中，用两种晶体管来保证动作的高速性，在非工作状态将漏电流大的晶体管NT1的栅压设定于0V，如此能够进一步减少漏电流，进而减少驱动电路整体的漏电流。
(实施例6的变形例2)在本发明的实施例6的变形例2中说明如下的结构将响应图12的实施例5中说明的两个输入的输入信号而作的AND逻辑运算结果加以输出的驱动电路中，通过在非工作时将加于晶体管NT1的栅极的栅压完全降至接地电压GND电平，由此进一步减少耗电。
参照图19，跟图12的驱动电路610相比，本发明实施例6的变形例2的驱动电路620的不同点在于去掉了NAND电路ND0，并增设了晶体管NT4～NT6。并且，NAND电路ND1与定时电路70构成控制节点N0与N1的电压电平的控制电路CT6a。作为一例，设晶体管NT4～NT6为N沟道MOS晶体管。再有，假设晶体管NT4～NT6的电流驱动力比晶体管NT1的小。具体而言，假设晶体管NT4～NT6的栅宽比晶体管NT1的栅宽窄。
晶体管NT4与晶体管NT1并联，设置在节点Nb和接地电压GND之间，其栅极与节点N1电连接。晶体管NT5与NT6串联连接在节点N0和接地电压GND之间，其各栅极接受输入信号IN2与IN1的输入。
如上述，NAND电路ND1根据输入信号IN1与IN2的输入将其NAND逻辑运算结果输出至节点N1。例如，输入信号IN1与IN2共同设于H电平时，节点N1被设定于L电平即0V。另一方面，输入信号IN1与IN2中的任一方为L电平时，节点N1被设定于H电平即1V。
如上述，在预定期间定时电路70对节点N0的电压电平加以调整。
以下，用图20的时序图对本发明实施例6的变形例2的驱动电路620的动作进行说明。假设在初始状态，输入信号IN1为0V，输入信号IN2为1V。
考虑在时刻T1输入信号IN1从0V转变为1V的情况。和图11中说明的相同，由于输入信号IN1与IN2共同被设定于1V，作为响应，NAND电路ND1将节点N1的电压电平设定于0V。与此相应，反相器INV1的晶体管PT1导通，电源电压VDD和节点Nb被电连接。因此，节点Nb的电压电平被设定于1V。
并且，晶体管NT5与NT6共同响应输入信号IN1与IN2(1V)而导通。因此，接地电压GND和节点N0被电连接，节点N0的电压电平成为0V。
另一方面，定时电路70的晶体管73跟图11中的时序图所说明的相同，在输出信号OUT为H电平时，晶体管73被设定于导通状态。
考虑在时刻T2输入信号IN1从1V转变为0V的情况。这时，NAND电路ND1响应输入信号IN1与IN2，将节点N1设定于1V。因此，晶体管PT1成为截止。
定时电路70中，响应输入信号IN1之设于0V，晶体管71导通。这时，晶体管73为导通状态。因此，电源电压VDD和节点N0被电连接。结果，节点N0的电压电平被设定于1V。
与此相应，反相器INV1的晶体管NT1导通，接地电压GND和节点Nb被电连接。因此，节点Nb的电压电平被设定于0V。
接着，在输出信号OUT成为0V的时刻以后，定时电路70再次使晶体管73截止，将电源电压VDD与节点N0的电连接断开。与此相应，对节点N0的电压供给被切断，晶体管NT1成为截止。
另一方面，随着该定时电路70的动作，节点N1的电压电平被设定于1V，晶体管NT4成为导通状态，接地电压GND和节点Nb被电连接，节点Nb的电压电平因此被设定于0V。
因此，在输入信号IN从1V转变为0V的期间，节点Nb上的晶体管NT1与NT4同时导通。在输出信号OUT在从1V变为0V的转变期间，由于动作速度快的晶体管NT1在预定期间导通，电路的高速性得以维持，在输出信号OUT设于0V后的稳定期间，用晶体管NT4固定于0V。
也就是，临时地使用漏电流大的晶体管NT1使数据电平高速改变，稳定状态时，用漏电流小的低速晶体管使数据电平固定。
该状态时，节点N0由于电压供给的切断而成为浮动状态；由于晶体管NT1的栅漏，节点N0的电压电平缓慢地降低，晶体管NT1成为截止状态。
在本发明实施例6的变形例2的两个输入的AND电路结构即驱动器回路620中，通过用电流驱动能力不同的两种晶体管来保证动作高速性，同时将漏电流大的晶体管NT1的栅压在不工作时设定于0V，由此，能够进一步减少漏电流，结果能够减少驱动电路整体的漏电流。
(实施例6的变形例3)在本发明的实施例6的变形例3中，就驱动电路630的电路结构进行说明，该电路输出作为根据两个输入的输入信号IN1与IN2的OR逻辑运算结果的输出信号OUT。
参照图21，跟图14所示的实施例5的变形例的驱动电路510相比，本发明实施例6的变形例3的驱动电路630的不同点在于去掉NOR电路NR0，增设了晶体管NT4～NT6。并且，NOR电路NR1与定时电路80构成控制节点N0与N1的电压电平的控制电路CT6b。
晶体管NT4与晶体管NT1并联，设置在节点Nb和接地电压GND之间，其栅极与节点N1电连接。晶体管NT5与NT6分别并联连接在节点N0和接地电压GND之间，其各栅极接受输入信号IN1与IN2的输入。
以下，用图22的时序图就本发明实施例6的变形例3的驱动电路630的动作进行说明。设初始状态时输入信号IN1与IN2为0V。
考虑在时刻T1输入信号IN2从0V转变为1V的情况。跟图15中说明的一样，由于输入信号IN1为0V、输入信号IN2为1V，作为响应，NOR电路NR1将节点N1的电压电平设定于0V。与此相应，反相器INV1的晶体管PT1导通，电源电压VDD和节点Nb被电连接。因此，节点Nb的电压电平被设于1V。
并且，晶体管NT6响应输入信号IN2(1V)而导通。因此，接地电压GND和节点N0被电连接，节点N0的电压电平成为0V。
另一方面，定时电路80的晶体管83，跟图15的时序图所说明的一样，被输入经由反相器84的输出信号OUT的反相信号。因此，输出信号OUT为H电平时，晶体管83被设定于导通状态。
考虑在时刻T2输入信号IN2从1V转变为0V时的情况。这时，NOR电路NR1响应输入信号IN1与IN2将节点N1设定于1V。因此，晶体管PT1成为截止。
另一方面，定时电路80中，晶体管81与82响应输入信号IN1与IN2共同被设于0V而导通。这时，晶体管83处于导通状态。因此，电源电压VDD和节点N0被电连接。结果，节点N0的电压电平被设定于1V。
与此相应，反相器INV1的晶体管NT1导通，接地电压GND和节点Nb被电连接。因此，节点Nb的电压电平被设定于0V。
并且，在输出信号OUT成为0V的时刻T4以后，定时电路80使晶体管83截止，电源电压VDD和节点N0之间的电连接被切断。与此相应，对节点N0的电压供给被切断，晶体管NT1成为截止。
另一方面，在定时电路80工作的同时，随着节点N1的电压电平设于1V晶体管NT4成为导通状态，从而使接地电压GND和节点Nb电连接，节点Nb的电压电平被设定于0V。
因此，在输入信号IN从1V转变为0V的期间，晶体管NT1与NT4同时导通。该输出信号OUT从1V向0V变化的转变期间，动作速度快的晶体管NT1在预定期间导通，因此其高速性得以维持，在输出信号OUT被设于0V后的稳定期间，节点Nb的电压用晶体管NT4固定于0V。
也就是，临时地用漏电流大的晶体管NT1使数据电平高速变化，稳定状态时，用漏电流少的低速晶体管使数据电平固定。
该状态时，节点N0如上述通过切断电压供给而成为浮动状态，但是由于晶体管NT1的栅漏电流，节点N0的电压电平缓慢地下降，晶体管NT1成为截止状态。
本发明实施例6的变形例3的两个输入的OR电路结构的驱动电路630中，用电流驱动能力不同的两种晶体管，从而能够在保证动作高速性的同时，通过将漏电流大的晶体管NT1的栅压在不工作时设于0V，进一步降低漏电流，结果，驱动电路整体的漏电流得以减少。
上述实施例6中，就用电流驱动能力高的晶体管NT1和电流驱动能力低的晶体管NT4两种N沟道MOS晶体管、在保证动作高速性的同时减少耗电的结构作了说明。
本实施例7中同样地，就用电流驱动能力高的晶体管和电流驱动能力低的两种P沟道MOS晶体管、在保证动作高速性的同时减少耗电的结构进行说明。
参照图23，本发明实施例7的驱动电路700中设有反相器INV1、INV4和控制电路90。
关于反相器INV1，与实施例1中说明的相同，因此不重复其详细说明。
反相器INV4经由节点Nb与反相器INV1串联连接，它由电压驱动能力比反相器INV1低的晶体管构成。具体而言，反相器INV4中包含晶体管PT4、NT4。
晶体管PT4设置在电源电压VDD和节点Nb之间，其栅极与节点N2电连接。晶体管NT4设置在接地电压GND和节点Nb之间，其栅极与节点N2电连接。
控制电路90中包含反相器93、94和晶体管91、92、95、96。
晶体管95设置在电源电压VDD和节点N1之间，其栅极接受输入信号IN的输入。晶体管91设置在节点N1和节点N2之间，其栅极经由反相器93接受节点Nb的反相信号的输入。晶体管92设置在节点N2和节点N0之间，其栅极经由反相器93接受节点Nb的反相信号的输入。晶体管96设置在节点N0和接地电压GND之间，其栅极接受输入信号IN的输入。反相器94接受输入信号IN的输入，并将其反相信号传送给节点N2。
以下，用图24的时序图就本发明实施例7的驱动电路700的动作进行说明。
输入信号IN为0V的稳定状态时，节点Nb被设定于0V。因此，控制电路90的反相器93响应节点Nb的电压电平而导通。因此，节点N1和节点N2被电连接。
在时刻T1，输入信号IN从0V转变为1V时，控制电路90的反相器94将节点N2设定于0V。与此相应，反相器INV1响应节点N2的电压电平而导通，电源电压VDD和节点Nb被电连接。也就是，节点Nb的电压电平被设定于1V。并且，若节点Nb的电压电平被设于1V，则控制电路90的反相器93使晶体管91截止，同时使晶体管92导通。因此，节点N2和节点N0被电连接。与此相应，向节点N1的电源供给被切断，晶体管PTI成为截止。
另一方面，在时刻T1，响应节点N2的电压电平，反相器INV4的晶体管PT4导通。与此相应，节点Nb和电源电压VDD被电连接，节点Nb被设定于1V。
因此，与晶体管PT1与PT4的动作相应，节点Nb被设定于1V。并且，控制电路90的晶体管96响应输入信号IN(1V)而导通，节点N0和接地电压GND被电连接。
接着，考虑在时刻T2输入信号IN从1V转变为0V时的情况。
控制电路90的反相器94将节点N2设定于1V。如上述，晶体管92导通，节点N2和节点N0被电连接。因此，反相器INV1的晶体管NT1导通，节点Nb和接地电压GND被电连接。与此相应，节点Nb的电压电平被设定于0V。随着节点Nb成为0V，控制电路90的反相器93使晶体管92截止，同时使晶体管91导通。因此，如上述节点N2和节点N1被电连接。与此相应，向节点N0的电源供给被切断，晶体管NT1成为截止。
另一方面，在时刻T2，反相器INV4的晶体管NT4响应节点N2的电压电平而导通。与此相应，节点Nb和接地电压GND被电连接，节点Nb被设定于0V。
因此，与晶体管NT1和NT4的动作相应，节点Nb被设于0V。并且，控制电路90的晶体管95响应输入信号IN(0V)而导通，节点N1和电源电压VDD电连接。
如上述，在输入信号IN从0V转变为1V的期间，晶体管PT1与PT4同时导通。在该输出信号OUT从0V向1V转变的期间，由于动作速度快的晶体管PT1在预定期间导通，其高速性得以维持，在输出信号OUT被设于1V后的稳定期间，节点Nb用晶体管PT4固定于1V。
也就是，临时地用漏电流大的晶体管PT1使数据电平高速变化，在稳定状态时用漏电流小的低速晶体管使数据电平固定。
另一方面，输入信号IN从1V转变为0V的期间，晶体管NT1与NT4同时导通。该输出信号OUT从1V向0V变化的转变期间，由于动作速度快的晶体管NT1在预定期间导通，其高速性得以维持，输出信号OUT被设定于0V后的稳定期间，节点Nb用晶体管NT4固定于0V。
也就是，临时地用漏电流大的晶体管NT1使数据电平高速变化，在稳定状态时，用漏电流小的低速晶体管使数据电平固定。
在该稳定期间，如上述，节点N0与N1由于电压供给的切断而同时成为浮动状态，但由于晶体管NT1与PT1的栅漏电，节点N0与N1各自的电压电平缓慢地变化，晶体管NT1与PT1分别成为截止状态。
本发明实施例7的驱动电路700具有这样的结构电流驱动能力不同的两种晶体管设置在两方，即电源电压VDD侧和接地电压GND侧。与此相应，在进一步保证了驱动电路700的动作高速性的同时，能够通过在不工作时将漏电流大的晶体管NT1与PT1的栅压设定于0V与1V，进一步降低漏电流，结果，驱动电路整体的漏电流得以减少。
上述的实施例6、7中，对采用电流驱动能力不同的两种晶体管实现既保证动作高速性同时又降低耗电的结构作了说明。
本实施例8说明在驱动电路的备用时，具体而言即输入信号IN维持为0V时，抑制来自外部的噪声对输出信号OUT的影响的结构。
参照图25，跟图16的驱动电路600相比，本实施例8的驱动电路600a的不同点在于定时电路10由定时电路10a所取代。其他方面均相同，因此不重复其详细说明。
跟定时电路10相比，定时电路10a还设有晶体管2#。其他方面均相同，因此不重复其详细说明。晶体管2#与晶体管2并联地设置在晶体管1和节点N0之间，其栅极接受外部输入的控制信号/P。设晶体管2#为P沟道MOS晶体管。反相器INV3与定时电路10a构成控制节点N0与N1的电压电平的控制回路CT6a#。并且，晶体管2#构成噪声调整电路。
本实施例8的驱动电路600a，在备用时被输入控制信号/P(0V)的信号；在其他场合，被输入控制信号/P(1V)。这时的动作跟实施例6的驱动电路600的相同，因此不重复其详细说明。
以下，参照图26的时序图就本发明实施例8的驱动电路600a的动作进行说明。
参照图26，考虑在备用期间的时刻TT1输出信号OUT因噪声的影响从0V上浮时的情况。至于噪声，邻接信号线(未作图示)的电压电平变化时与邻接信号线之间的耦合电容引起的噪声，便可作为一例。这里，假设控制信号/P被设定于0V。
在备用期间，输入信号IN维持在0V。因此，节点N1被设定于1V，电流驱动能力低的晶体管NT4维持在导通状态。因该晶体管NT4的电流驱动能力低，在时刻TT1产生的噪声要花费期间S2来加以消除。
本实施例8中，备用时，来自外部的控制信号/P(0V)被输入。这时，例如考虑在时刻TT2输出信号OUT因噪声的影响而从0V上浮的情况。与控制信号/P(0V)的输入相应，晶体管2#导通。由于输入信号IN被设定于0V，晶体管1导通，因此，随着晶体管1与2#的导通，电源电压VDD和节点N0被电连接，节点N0被设于1V。与此相应，电流驱动能力高的晶体管NT1导通。因此，在时刻TT2，即使输出信号OUT中有噪声产生，也能在比期间S2短的期间S1加以消除。
因此，依据本实施例8的驱动电路600a的结构，能够抑制备用时因来自外部的噪声对输出信号OUT的影响。
再有，驱动电路600a可以采用这样的结构在备用状态，在容易受噪声影响的预定期间，必要时由控制电路(未作图示)来输入自外部输入的控制信号/P(L电平)。或者可采用以某个固定周期从外部输入的结构。
(实施例8的变形例1)参照图27，与图16的驱动电路600相比，本实施例8的变形例1的驱动电路600b的不同点在于定时电路10由定时回路10b所取代。其他方面均相同，因此不重复其详细说明。
与定时电路10相比，定时电路10b的不同点在于反相器3由NOR电路4所取代。其他方面均相同，因此不重复其详细说明。NOR电路4接受输出节点Nb和控制信号/P的反相信号即控制信号P的输入，并将其NOR逻辑运算结果输出到晶体管2的栅极。反相器INV3与定时电路10b构成控制节点N0与N1的电压电平的控制电路CT6b#。并且，NOR电路4构成噪声调整电路。
本实施例8的变形例1的驱动电路600b，备用时，接受控制信号P(1V)的信号的输入。其他场合，接受制御信号P(0V)的输入。此时，NOR电路4跟反相器3的动作相同，本实施例8的变形例1的驱动电路600b的动作，跟实施例6的驱动电路600中说明的相同，因此不重复其详细说明。
这里，备用时，随着控制信号P(1V)的输入，NOR回路4的输出信号被设于1V。与此相应，晶体管2导通。在备用时，由于输入信号IN为0V，晶体管1与2导通。因此，电源电压VDD和节点N0被电连接，节点N0被设定于1V。因此，电流驱动能力高的晶体管NT1导通。
因此，执行跟上述实施例8的驱动电路600a相同的动作。也就是，依据本实施例8的变形例1的驱动电路600b的结构，备用时可以抑制来自外部的噪声对输出信号OUT的影响。
而且，本实施例8及其变形例1中所说明的结构，同样能适用于实施例6的变形例中说明的驱动电路。
(实施例8的变形例2)本实施例8的变形例2，就在易受噪声影响的场合(具体而言，就是在多个驱动电路邻接配置的结构中)，抑制噪声影响的结构进行说明。
参照图28，响应输入信号IN1，驱动电路DV1设定输出信号OUT1。响应输入信号IN2，驱动电路DV2设定输出信号OUT2。并且，反相器IV1将输入信号IN2反相作为控制信号/P输入驱动电路DV1。反相器IV2将输入信号IN1反相作为控制信号/P输入驱动电路DV2。而且，图28所示的电容Cp是分别传送驱动电路DV1、DV2的输出信号OUT1与OUT2的信号线间产生的耦合电容。
举例来说，驱动电路DV1与DV2分别与实施例8中说明的驱动电路600a相当。
这里，用图29的时序图来说明驱动电路DV1工作的情况。而且，设驱动电路DV2处于备用时的状态。
在时刻TT3，输入信号IN1被设定于1V时，驱动电路DV1的动作与上述的电路相同，将输出信号OUT1设定于1V。
而且，由于邻接驱动电路DV2的输入信号IN1被设于0V，其输出信号OUT2为0V。
在时刻TT3#，传送输出信号OUT2的信号线，随着输出信号OUT1被设于1V，因其耦合电容而从0V浮现噪声。
这里，随着输入信号IN1(1V)的设定，驱动电路DV2的控制信号/P被设于0V。因此，与实施例8中说明的相同，随着控制信号/P(0V)的设定，电流驱动能力高的晶体管NT1导通。与此相应，输出信号OUT2中产生的噪声被消除。
另一方面，在时刻TT4，输入到驱动电路DV1的输入信号IN1被设于0V。
接着，在时刻TT4#，驱动电路DV1的输出信号OUT1被设于0V。
而且，时刻TT4#，传送输出信号OUT2的信号线，随着输出信号OUT1被设于0V，因耦合电容而产生比0V稍低的噪声。这时，由于传送输出信号OUT1与输出信号OUT2的信号线同为0V，其噪声电平低，因此，能够通过电流驱动能力低的晶体管NT4的导通来充分消除噪声。
因此，在多个驱动电路邻接配置的结构中，即在噪声容易发生的状况下，通过本实施例8的变形例2的结构能够充分地抑制噪声的影响。
参照图30，驱动电路DV1#响应输入信号IN1而设定输出信号OUT1。驱动电路DV2#响应输入信号IN2而设定输出信号OUT2。具体而言，驱动电路DV1#与DV2#，例如可以和实施例8的变形例1的驱动电路600b相当。并且，输入信号IN2作为控制信号P被输入驱动电路DV1#。输入信号IN1作为控制信号P被输入驱动电路DV2#。而且，图30所示的电容Cp就是分别传送驱动电路DV1#、DV2#的输出信号OUT1与OUT2的信号线之间产生的耦合电容。
就动作而言，跟用上述图29的时序图所说明的相同。具体而言，随着一个驱动电路的输入信号IN1(IN2)被设于1V，在另一驱动电路的输出信号OUT2(OUT1)中就会产生噪声。这时，随着一个驱动电路的输入信号IN1(IN2)被设于1V，向另一驱动电路输入控制信号P(1V)。
与此相应，执行跟实施例8的变形例1的驱动电路600b被输入控制信号P时同样的动作，以消除产生的噪声。
因此，在多个驱动电路邻接配置的结构中，即在易发生噪声的状况下，采用本实施例8的变形例2的图30的结构也能够充分地抑制噪声的影响。
而且，本实施例8的变形例2中，就采用驱动电路600a与600b抑制噪声影响的结构作了说明，但是本实施例8及其变形例1中说明的结构，也同样能应用于实施例6的变形例中说明的驱动电路。
而且，上述实施例的驱动电路中，就通过将栅氧化膜薄膜化来增大栅漏电流的情况作了说明。另一方面，对于如晶体管NT1那样要求动作速度的晶体管，将栅氧化膜加以薄膜化是必要的，但是对于其他的没有高速动作要求的晶体管，就无必要加以薄膜化。因此，只是将晶体管NT1与PT1薄膜化，而对于其他晶体管，将栅氧化膜设计为通常的膜厚，这样就能够从整体上降低晶体管的栅漏电流。具体说，晶体管NT1与PT1可以在薄膜化工序上跟其他晶体管分开制造。
并且，通过采用介电常数高的所谓高电介质的栅氧化膜，与用二氧化硅构成的栅氧化膜时相比，能够提高电场强度。也就是，通过采用高电介质的栅氧化膜，能够实现高速动作的晶体管。
因此，如果栅氧化膜厚经薄膜化，即使不临时增大栅压，也能实现性能相同的高速晶体管。也就是，通过例如在晶体管NT1与PT1采用这种高电介质的栅氧化膜，能够降低栅漏电流。
权利要求
1.一种半导体装置，其中设有响应在输入节点接受的输入信号将电压驱动到输出节点的驱动电路，所述驱动电路包含，连接在第一电压和所述输出节点之间的、基于第一内部节点的电压电平而导通、截止的第一晶体管，连接在所述输出节点和第二电压之间的、基于第二内部节点的电压电平与所述第一晶体管互补地导通、截止第二晶体管，为了响应所述输入信号使所述第一与第二晶体管互补地导通，对所述第一与第二内部节点的电压加以控制的控制电路；所述控制电路中设有与所述第一与第二内部节点的至少一方连接的电压调整电路；所述电压调整电路基于被连接的内部节点的电压电平，在与所述被连接的内部节点对应的晶体管处于导通状态时，将所述被连接的内部节点的电压设定到跟所述第一与第二电压不同的电平。
2.如权利要求1所述的半导体装置，其特征在于所述对应的晶体管导通时，所述被连接的内部节点的电压，被设定于所述第一与第二电压中的一方。
3.如权利要求1所述的半导体装置，其特征在于所述控制电路中还设有，对应于所至少一方的晶体管而设的定时电路；所述定时电路，在所述对应的晶体管导通时，将所述第一与第二电压中使所述对应的晶体管导通的所述第一与第二电压中的一方和所述被连接的内部节点在预定期间连接。
4.如权利要求1所述的半导体装置，其特征在于所述控制电路在所述对应的晶体管导通时，为使另一方的晶体管截止而将所述另一方的晶体管的内部节点设定于所述对应的晶体管导通的所述第一与第二电压中的一方，所述控制电路中还设有，在所述对应的晶体管导通时，在预定期间将所述第一内部节点和所述第二内部节点之间电连接的连接电路。
5.如权利要求1所述的半导体装置，其特征在于所述第一与第二晶体管由场效应晶体管构成；所述半导体装置中还设有，其栅氧化膜跟所述第一与第二晶体管中的所述至少一方不同的别的场效应晶体管。
6.如权利要求1所述的半导体装置，其特征在于所述第一与第二晶体管由场效应晶体管构成；所述半导体装置中还设有，其介质膜跟所述第一与第二晶体管中的所述至少一方不同的别的场效应晶体管。
7.如权利要求1所述的半导体装置，其特征在于所述输入信号包含多个信号；所述控制电路根据基于所述多个信号的预定的逻辑运算结果，控制所述第一与第二内部节点的电压。
8.一种半导体装置，其中设有响应在输入节点接受的输入信号将电压驱动到输出节点的驱动电路，所述驱动电路包含，连接在第一电压和所述输出节点之间的、基于第一内部节点的电压电平导通、截止的第一晶体管，连接在所述输出节点和第二电压之间的、基于第二内部节点的电压电平导通、截止的第二晶体管，在所述输出节点和所述第二电压之间与所述第二晶体管并联连接的、基于所述第一内部节点的电压电平与所述第一晶体管互补地导通、截止的第三晶体管，以及响应所述输入信号，为使所述第一晶体管和第二与第三晶体管互补地导通，对所述第一与第二内部节点的电压加以控制的控制电路；所述控制电路，在所述第二与第三晶体管导通时，为截止所述第一晶体管而将使所述第二与第三晶体管导通的第一与第二电压中的一方设定于所述第一内部节点，同时在预定期间向所述第二内部节点供给所述一方的电压；所述第二晶体管将所述第二电压供给所述输出节点的驱动力比所述第三晶体管的大。
9.如权利要求8所述的半导体装置，其特征在于所述控制电路中设有对应于所述第二内部节点而设的定时电路；所述定时电路基于所述输出节点的电压电平对所述预定期间加以调整。
10.如权利要求8所述的半导体装置，其特征在于所述控制电路中设有在所述预定期间电连接所述第一和第二内部节点的连接电路。
11.如权利要求8所述的半导体装置，其特征在于所述输入信号包含多个信号；所述控制电路，根据基于所述多个信号的预定的逻辑运算结果，对所述第一与第二内部节点的电压加以控制。
12.如权利要求8所述的半导体装置，其特征在于所述控制电路包含，在备用时响应来自外部的指令，将使所述第二与第三晶体管导通的所述第一与第二电压中的一方供给所述第一内部节点的噪声调整电路。
13.一种半导体装置，其中设有相互邻接配置的、各自响应在输入节点接受的输入信号将电压驱动到输出节点的第一与第二驱动电路，各所述驱动电路包含，连接在所述第一电压与所述输出节点之间的、基于所述第一内部节点的电压电平而导通、截止的第一晶体管，连接在所述输出节点与所述第二电压之间的、基于所述第二内部节点的电压电平而导通、截止的第二晶体管，在所述输出节点和所述第二电压之间与所述第二晶体管并联连接的、基于所述第一内部节点的电压电平与所述第一晶体管互补地导通、截止的第三晶体管，以及响应所述输入信号，为使所述第一晶体管和第二与第三晶体管互补地导通而对所述第一与第二内部节点的电压加以控制的控制电路；各所述控制电路在所述第二与第三晶体管导通时，为使所述第一晶体管截止而将使所述第二与第三晶体管导通的第一与第二电压中的一方设定于所述第一内部节点，并在预定期间向所述第二内部节点供给所述一方的电压；所述第二晶体管将所述第二电压供给所述输出节点的驱动力比所述第三晶体管的大；各所述控制电路包含，备用时响应输入到邻接的驱动电路的输入信号将使所述第二与第三晶体管导通的所述第一与第二电压中的一方供给所述第一内部节点的噪声调整电路。
全文摘要
用反相器(INV2)与(INV3)基于输入信号(IN)控制节点(N0)与(N1)的电压。并且，用反相器(INV2)中所包含的晶体管(PTT2)调整晶体管(NT1)的电压电平。将供给晶体管(NT1)栅极的栅压设定在比电源电压(VDD)低、比导通电压高的值上，从而能够大幅度降低晶体管(NT1)的栅漏电流。
文档编号H03K17/16GK1496002SQ0317872
公开日2004年5月12日 申请日期2003年7月15日 优先权日2002年7月15日
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