具有降低的时钟抖动的锁相环的制作方法

专利名称：具有降低的时钟抖动的锁相环的制作方法
技术领域：
本发明涉及用于与输入参考信号同步地产生振荡信号的锁相环(PLL)电路，更具体地说，本发明涉及结合三态相位频率检测器(PFD)的PLL结构。
PLL被广泛用作发生器，用于产生参考频率信号，例如微处理器中的时钟信号以及通信系统中的本机振荡信号等等。
标准的整数-N PLL结构通常结合三态PFD，该三态PFD提供以下优点能够执行鉴频、与其他检测器相比产生较小的参考击穿并且是边缘触发的，这使得相位检测性能独立于在检测器输入端上的信号的占空比。
在M.Soyuer和R.Meyer在1990年8月的IEEE Journal of SolidState Circuits第25卷第1019-1022页上发表的“传统相位频率检测器的频率限制(Frequency Limitations of a ConventionalPhase-Frequency Detector)”中，证明传统PFD具有在该处能够鉴频的参考频率的上限。该上限通过以下公式直接与PFD的复位时间联系fmax＝1/(2ΔR)，其中，ΔR是PFD的复位时间，其对应于复位内部反转所需要的时间并包括逻辑门的内部延迟和触发器内部的传输时间。
因此，在还没有获得锁相的PLL触发过程期间，高于fmax的频率可能导致永久频率锁定在错误的工作频率上。
如果需要高于fmax的参考时钟，基本上存在两种解决方案使得环路能够执行鉴频1.减少PFD的复位时间，由此增加fmax。然而，这种选择方案将受到实现PLL的技术的可能性的限制。
2.增加在PFD输入端的参考信号的周期，即，降低比较频率。这可以通过在PFD之前放置分频器(参考分频器)以便用某个因数M除参考频率而容易地实现。在这种情况下应当注意，环路内部的分频器(主分频器)的分频比还需要乘以同一个因数M从而保持确定的输出频率。
第二种解决方案是实际上通常使用的替换方案。

图1显示在其中实现第二种解决方案的PLL电路的原理框图。根据图1，PLL包括PFD1、电荷泵电路2、低通滤波器3、压控振荡器(VCO)4和分频器5。此外，在PFD 1的两个输出端上提供参考分频器6，由此降低由输入参考信号和从输出端经由分频器5返回的反馈信号得到的比较频率。
在运行中，PFD 1根据PFD 1输入端的比较信号之间的相位差向电荷泵电路2提供相位差信号。电荷泵电路2将相位差信号转换成误差信号，其表示与比较信号之间的相位差成比例的电平变化。然后通过低通滤波器3平滑该误差信号，以便产生提供到VCO 4的控制信号。VCO 4产生具有振荡频率的输出时钟，根据控制信号的电压电平控制该振荡频率。分频器5通过以预定分频比N除输出时钟而产生分频的信号，由此提供分频器5的输出到PFD 1。当整个电路达到稳态运行或锁定状态运行时，即同步转换周期之后的同步状态，输入参考信号的频率和相位以及返回PFD1的另一个输入端的分频信号彼此一致。因此，来自VCO 4的输出时钟对应于通过将输入参考信号乘以分频比N获得的信号。
上述同步转换周期对应于将PLL转换到同步的锁定状态所需要的过渡周期，并且由被称为频率同步周期的牵入周期和被称为相位同步周期的锁定周期的总和确定。
然而，图1所示的PLL结构具有如下缺点。
通过环路中的参考分频器6获得的增加的分频比增加了从PFD 1、电荷泵电路2和分频器5、6到环路的相位噪声贡献。此外，由于最大带宽或多或少地与比较参考频率成比例，所以将参考频率降低因数M倍意味着最大环路带宽也等比例缩减一个因数M。这意味着环路稳定所用的时间(即，同步转换周期或稳定时间)增加了。
作为另一个缺点，由于VCO 4和低通滤波器3引起的抖动导致较小的环路带宽可能使输出信号恶化。举例来说，如果参考分频比M等于2，最大环路带宽比没有该参考分频器6时所允许的带宽低两倍。这意味着由于VCO 4的相位噪声引起的输出抖动方差和低通滤波器3中具有的环路滤波电阻器的热噪声将会大约是没有分频器时的两倍。
因此，本发明的目的是提供一种PLL电路和一种用于控制该PLL电路的方法，通过该电路和方法，可以使用高于PFD的最大允许频率的参考时钟，而不会引入上述缺点。
该目的是通过如权利要求1所述的PLL电路和如权利要求8所述的控制方法获得的。
因此，只在PLL达到锁相之前引入额外的分频器，从而允许相位检测装置的鉴频。由此提供一种可以避免现有技术缺点的简单的解决方案。由于使用禁止装置从环路去除分频装置，所以在达到锁相之后可以提供增加的环路带宽和降低的分频比。这样，相位检测装置的唯一功能就是保持锁相，而不需要鉴频。这意味着允许相位检测装置的复位时间稍微高于参考信号周期时间的一半。因此，可以扩大给定相位检测装置的最大运行频率而不会有已知第二种解决方案的缺点。
在达到锁相之后去除额外的分频器的另一个优点在于，近处相位噪声功率密度降低因数M2倍，同时增加的环路带宽产生对VCO和环路滤波器抖动的更有效的抑制。
优选地，提供锁定检测装置用于检测锁相状态以及向禁止装置施加禁止控制信号。
此外，禁止装置可以包括开关装置，用于打开分频装置和相位检测装置之间的连接。在这种情况下，该开关装置可以被设置成在分频装置和相位检测装置之间的连接已经被打开时，关闭相应的旁路连接，以便将输入参考信号和反馈信号直接提供到相位检测装置。禁止控制信号可以包括用于打开连接的第一控制信号以及用于关闭旁路连接的第二控制信号。开关装置可以优选地被设置成与分频装置的分频操作同步地执行开关操作。
可以从从属权利要求中得到其他有利的改进。
在下文中，将参考附图以优选实施例为基础更详细地描述本发明，其中图1显示具有参考分频器的传统PLL结构的示意性框图；图2显示用在根据优选实施例的PLL电路中的PFD的示意性电路图；图3显示根据优选实施例的PLL电路；图4显示表示图2中所示的PFD的输入和输出信号的信号图；以及图5显示用在根据优选实施例的PLL电路中的锁定检测电路的原理框图。
现在将以如图3中所示结合三态PFD 1的整数-N型PLL结构为基础描述优选实施例。
根据图3，提供包括开关S1、S4以及S2、S3的开关装置，其中开关S1和S4用于关闭设置用以旁路参考分频器6的旁路连接，开关S2和S3用于打开或关闭参考分频器6和PFD 1的相应输入端子A、F之间的连接。开关S1到S4的开关操作被由锁定检测电路7产生的控制信号LOCK和反向控制信号LOCK控制。由于控制信号LOCK和LOCK是相反的逻辑状态，所以当开关S2和S3打开时，开关S1和S4关闭，反之亦然。因此，可以控制开关装置以响应于由锁定检测电路7产生的控制信号LOCK和LOCK而禁止参考分频器6的分频操作。
锁定检测电路7被连接到PFD 1的输出端子up和dn。
图2显示PFD 1的示意性电路图，包括两个D触发器11和12，用于分别输出相应的逻辑输出信号up和dn。D触发器11和12的输入端子D被设为高逻辑电平“1”，并且PFD 1的输入端子A和F被连接到D触发器11和12的边缘触发的时钟输入端子。通过一个与门来提供三态输出级13，该与门的输入端子连接到PFD 1的相应输出端子up和dn，并且该与门的输出端子连接到两个D触发器11和12的复位端子。当在输入端子A的信号在对应于相应的D触发器11的输出端子up上产生信号或向上计数，并且在PFD 1另一个输入端子F的信号在另一个D触发器12的对应输出端dn上产生向下计数时，该电路基本上是起向上向下计数器的作用。因此，当PFD 1的输入端子A和F上的频率相等，但端子A上信号的相位领先于端子F上信号的相位时，对应于输入端子A的D触发器11的输出信号在对应于相位差的时间内保持“导通”，或者保持高逻辑电平“1”。当输入端子A上信号的相位滞后于输入端子F上信号的相位时，另一个输出端子dn保持“导通”或者保持在高逻辑电平“1”。
当PFD 1的输入端子A和F其中一个的频率高于另一个时，相应的输出端子在大部分输入信号循环时间内保持“导通”，而在循环的剩余时间两个输出端up和dn都为“关断”，即高阻抗状态。其后，低通滤波器3的输出电压变化直到PFD 1的输入信号在相位和频率上都相等为止。在该稳定点，低通滤波器3输出端上的电压保持恒定。
图4显示输入端子A、F处的相应波形以及将输出端子up和dn上的信号组合成单个信号的对应输出信号，其中正脉冲表示在输出端子up上的高逻辑电平，负脉冲表示在输出端子dn上的高逻辑电平。如可以从图4中得到的，当在端子A上信号的相位领先时获得正脉冲(up信号的脉冲)，而当在端子F上信号的相位领先时获得负脉冲(dn信号的脉冲)。
图3中所示的电荷泵电路2被设置成产生误差信号，该信号可以是恒定幅值的电流脉冲并具有与在端子up和dn上的差别输出信号所给出的相位误差成比例的脉冲宽度。换句话说，电荷泵电路2的输出线路在输出端子up高电平期间进行充电，并在输出端子dn高电平期间进行放电。因此，来自电路2的电荷根据PFD 1的输入端子A和F处的比较信号之间的相位差，将端子up和dn上的相位差输出信号转换成具有电压电平的误差信号。
图3中所示的低通滤波器3可以包括电阻器和电容器装置，该装置适用于通过平滑来自电荷泵电路2的误差信号输出来产生控制信号。然后，VCO 4产生具有由控制信号控制的振荡频率的输出时钟。分频器5对VCO 4的输出时钟进行分频，以便产生其频率等于提供到一个上面的参考分频器6的输入参考信号的频率的反馈信号。
此外，锁定检测电路7被设置成通过检测PFD 1的比较输入信号之间的很小的相位误差来判断PLL的稳定或锁定状态。为了保持锁定状态，PLL电路需要一些很小的调整。该变化取决于环路参数和反冲(back-lash)时间，通常是几纳秒的等级。如果PLL电路处于锁定状态，则PFD 1的输出端子up和dn上将只有非常小的脉冲输出。
图5显示锁定检测电路7的示例性实施方案的示意性框图。根据图5，如果两个输入信号都为逻辑低电平“0”，则在用来产生高电平输出信号的或非门71中组合端子up和dn上的相位差输出信号。如果至少一个从PFD 1的端子up和dn提供的输入信号为高电平，则或非门71的输出将会切换到低电平。因此，在锁定状态，或非门71的输出信号主要处于高电平状态，并且在表示相位误差的短脉冲期间改变到低电平状态。这些脉冲被低通滤波器72(即RC网络等)滤掉，施密特触发器电路73产生稳态电平，其中高逻辑电平指示锁定状态，脉冲的输出指示失锁状态。
施密特触发器电路73的输出信号被提供到产生控制信号LOCK和LOCK的单稳态触发器74的触发器输入端。在PLL的锁定状态期间，施密特触发器电路73不产生输出脉冲，而单稳态触发器74在其不反向Q输出端保持低电平状态并在其反向Q输出端保持高电平状态。因此，Q输出端可以被用来产生控制信号LOCK。另一方面，假设单稳态触发器74的固有时间周期被设为高于施密特触发器电路73的输出信号的最大脉冲周期的值，则在PLL电路的失锁状态中，在施密特触发器电路73的输出端产生脉冲，其连续地重新触发单稳态触发器74使其Q输出端保持在高状态。因此，单稳态触发器74的Q输出端可以被用于产生控制信号LOCK。
因此，引入了一种简单的解决方案来避免最初提到的图1中所示的传统PLL电路的缺点。综上所述，在达到相位(和频率)锁定之后一段时间，使用开关S1和S4从PLL环路中去除为了降低PFD 1输入端的参考频率而添加的两个额外参考分频器6，由此使得能够增加环路带宽并降低总的分频比。在达到锁相之后，PFD 1的唯一功能就是保持锁相而不需要进行鉴频。这意味着允许PFD 1的复位时间稍微高于参考信号周期的一半。因此，PFD 1的最大工作频率可以扩大而不会产生图1中所示的传统PLL电路的缺点。
注意，“在运行中”去除或禁止额外的参考分频器6必须以这样一种方式执行，即在环路中避免相位干扰，这可能迫使环路失锁。这可以通过将开关S1到S4的定时链接到参考分频器6的分频状态来实现，这样可以对开关定时使其在参考分频器6的输出信号的活动边刚达到PFD 1的边缘触发时输入端子A和F就操作。此外，应该通过对应的电路设计内容来避免PFD 1的输入端子A和F上的开关噪声。
本发明在使用具有非常高的参考频率的宽带PLL的系统中特别有用，例如在用于光学网络的时钟转换电路中。在这种方案中，PFD 1可以被设计成以625MHz的参考频率鉴频，并且如果需要以2.5GHZ的参考频率运行，可以被用于“只进行鉴频”。
注意，本发明并不局限于结合上述优选实施例描述的特定电路。可以使用任何类型的用于产生指示PLL锁定状态的控制信号的锁定检测电路。锁定检测电路甚至可以被简单的定时器电路所取代，该定时器电路在同步运行开始之后对预定时间周期(例如1秒)进行计数，并且在预定时间用期过去之后，启动禁止装置(例如开关S1到S4)以禁止参考分频器6的分频操作。预定时间周期必须设为一个足够大的值以致于能确保PLL已经达到锁相状态。可以实现任何类型的禁止装置，只要它适于响应于从锁定检测电路7或定时器电路获得的控制信号可以禁止参考分频器6的功能。因此，本发明可以在所附权利要求书的范围内改变。
权利要求
1.一种用于与输入参考信号同步地产生振荡信号的锁相环电路，所述锁相环电路包括a)相位检测装置(1)，用于检测从所述输入参考信号得到的第一信号和从所述振荡信号得到的第二信号之间的相位差，并且用于产生对应于所述相位差的控制信号；b)频率控制装置(4)，用于根据所述控制信号来控制所述振荡信号的频率；c)分频装置(6)，用于以预定比率对所述输入参考信号和从所述振荡信号得到的反馈信号进行分频，以便分别产生所述第一和第二信号；以及d)禁止装置，用于当所述锁相环电路已经达到锁相状态时，禁止所述分频装置(6)的操作。
2.根据权利要求1的电路，还包括锁定检测装置(7)，用于检测所述锁相状态并将禁止控制信号提供到所述禁止装置(S1到S4)。
3.根据权利要求1的电路，还包括定时器装置，用于在同步运行开始后对预定时间周期进行计数，并且当所述预定时间周期已经过去时，将禁止控制信号提供到所述禁止装置(S1到S4)。
4.根据权利要求2或3的电路，其中所述禁止装置包括开关装置(S1到S4)，用于响应于所述禁止控制信号打开所述分频装置(6)和所述相位检测装置(1)之间的连接。
5.根据权利要求4的电路，其中所述开关装置(S1到S4)被设置成当所述分频装置(6)和所述相位检测装置(1)之间的所述连接已经被打开时关闭相应的旁路连接，以便将所述输入参考信号和所述反馈信号直接提供到所述相位检测装置(1)。
6.根据权利要求2到5中任一项的电路，其中所述禁止控制信号包括用于打开所述连接的第一控制信号以及用于关闭所述旁路连接的第二控制信号。
7.根据权利要求4到6中任一项的电路，其中所述开关装置(S1到S4)被设置成与所述分频装置(6)的分频操作同步地执行所述开关操作。
8.根据前述任一项权利要求的电路，其中所述相位检测装置是相位和频率检测器(1)。
9.一种控制锁相环电路的方法，所述方法包括以下步骤a)以预定比率对所述锁相环电路的输入参考信号和从所述锁相环电路的输出振荡信号得到的反馈信号进行分频；b)将所述分频的输入参考信号和所述分频的反馈信号提供到所述锁相环电路的相位检测装置；以及c)响应于对所述锁相环电路的锁相状态的检测，禁止所述分频步骤。
全文摘要
本发明涉及锁相环(PLL)电路以及用于控制这种PLL电路的方法，其中以预定比率对输入参考信号和从输出振荡信号得到的反馈信号的频率进行分频，由此降低PLL电路的相位检测装置(1)处的频率。响应于对所述PLL电路的锁相状态的检测从而禁止所述分频步骤。因此，在达到锁相之后，从环路中去除为了降低比较频率而添加的额外参考分频器(6)，由此使得能够增加环路带宽并降低环路内的分频比。
文档编号H03L7/18GK1625839SQ03803069
公开日2005年6月8日 申请日期2003年1月20日 优先权日2002年2月1日
发明者B·诺塔, R·C·H·范德比克, C·S·沃彻尔 申请人:皇家飞利浦电子股份有限公司