专利名称：用于集成电路的时钟发生器的制作方法
技术领域：
本发明一般涉及电子器件领域，更具体地说，涉及用于数据处理系统中的基于时钟驱动的逻辑的电容产生振荡信号的时钟发生器电路。
背景技术：
在电子器件领域中，时钟信号和时钟发生电路是熟知的。常规的时钟发生器可被分成两大类，用于VLSI装置例如通用微处理器和数字信号处理器中的发生器，以及用于用户电子装置例如蜂窝电话中的发生器。参见图1，图中示出了作为VLSI装置101的一部分的示例的VLSI型发生器104。VLSI装置101包括被制造在单片衬底例如硅衬底上的单个器件。装置101包括时钟发生器电路104、缓冲电路106、以及被集中表示为负载110的功能逻辑部分。VLSI装置101一般接收来自外部时钟器件102例如晶体的输入。装置101包括某种形式的时钟发生电路104，例如试图使片上时钟的频率和/或相位的改变最小的锁相环或延迟锁定环。然后时钟发生器104的输出通常由缓冲电路106放大或缓冲。缓冲电路106的输出驱动装置101的功能逻辑(负载110)。
参见图2，其中示出了缓冲电路106的指数喇叭的实施。在该图中，缓冲电路106包括一系列常规的CMOS反相器120。每个相继的反相器的尺寸(作为晶体管的宽度对长度的比(W/L)所测量的)比前一个反相器的尺寸大某个几何因数。
在历史上，提供给负载110的时钟信号的频率处于几十到几百兆赫兹的范围内。在这些频率下，和负载110相关联的杂散电容不足以显著地改变时钟信号的形状，因此时钟信号基本上是方形的。在CMOS器件中，方波信号作为时钟信号一般是理想的，因为这种信号在状态之间的快速转换有利地减少了CMOS的交叉电流，并使得和器件内的门限电压的改变相关联的问题减到最小。
不过，随着这些电路的发展，为了产生方波时钟信号，其问题不断增加。为产生好的方波所需的高频分量被和所有半导体器件相关联的杂散电容急剧地削弱。制造者在增加时钟频率方面一般比减少杂散电容方面更加成功，结果是，增加了产生方波的困难。这个问题促使设计者考虑实现一种具有相对于方波较慢的上升和下降时间的时钟信号。
在另一方面，用户电子电路一般实现了更简单和成本更低的时钟发生器。这些电路通常包括某种形式的振荡电路，其中LC的组合产生基本上为正弦的信号。该信号被缓冲并被提供给装置的功能电路。
虽然VLSI时钟发生器一般在质量和调整范围上优于用户电子信号发生器，但是它们需要外部时钟信号，并在缓冲电路中趋于消耗不希望数量的功率。虽然用户产品的时钟电路具有成本低的优点，但是它们通常不适用于VLSI装置，这是因为慢的上升时间，并且因为在历史的时钟频率下，设计足够尺寸的电感器和电容器是不现实的。(LC电路的特征频率和LC乘积的方根成反比)。
需要实现一种用于VLSI装置的时钟发生电路，其包括用户产品的时钟发生器的优点而不过度地包括时钟信号的质量，并且不产生不实际的芯片尺寸。
发明内容
上述的问题的大部分通过一种包括时钟发生器的系统和集成电路(芯片)解决了，在所述时钟发生器中，片上感性元件被连接在电流源和反相开关之间。开关的输出是基本上正弦的信号，其适用于驱动或同步时钟驱动的电路的至少一部分而不需中间缓冲。在优选实施例中，这种时钟发生器是一种双相的结构，其包括一对交叉连接的MOSFET、一对固态的片上电感器和电流源。每个片上电感器被连接在所述电流源和所述MOSFET中的一个的漏极之间。时钟发生器的输出被直接提供给芯片上的时钟驱动的电路的至少一部分的时钟输入端。在这个实施例中，时钟发生器输出信号的频率主要由感性元件的电感和时钟驱动的电路的电容确定。这种设计不需要在时钟发生器本身中包括明显的电容器元件，因而产生了一种时钟发生器，其中绝大部分功率在发生器的感性元件和负载的容性元件之间振荡，从而减少需要由电流源供给的功率。
在参照附图阅读下面的详细说明之后将会更加清楚地看出本发明的其它目的和优点，其中图1是按照现有技术的时钟发生器的所选元件的方框图；图2是图1的时钟发生器的所选元件的方框图，其中强调了发生器的缓冲器；图3是一种集成电路或电子装置的所选元件的方框图，强调了按照本发明的一个实施例；图4是按照本发明的一个实施例的图3的时钟发生器的电路图；图5是按照本发明的第二实施例的图3的时钟发生器的电路图；图6是适用于图4或图5的电路中的电感器对的顶视图；以及图7是按照本发明的集成电路的等效电路。
虽然本发明可以具有不同的改型和替代形式，但是在附图中以举例形式示出了其特定的实施例，并在这里进行详细说明。不过，应当理解，这里给出的附图和详细说明不旨在用于把本发明限制于所披露的特定实施例，而是与此相反，本发明要包括落在由所附权利要求限定的本发明的构思和范围内的所有的改型、等效物和替代物。
具体实施例方式
一般地说，本发明构思了一种集成电路，这里也称为器件或芯片，其包括用于VLSI装置例如通用微处理器或数字信号处理器的片上时钟发生器。在一个实施例中，所述时钟发生器电路包括至少一个固态电感器，但是省略了常规LC振荡电路的典型的电容器元件。取而代之，由所述时钟发生器驱动的电路中固有的电容提供所述发生器的容性元件。在另一个实施例中，由构成发生器电路的一部分的分立的电容器补充固有的器件电容。
时钟发生器的输出直接和时钟驱动的电路的时钟输入端相连。在这种结构中，能量在时钟发生器的电感器和时钟驱动的电路的杂散电容之间振荡。不使用在常规的VLSI时钟发生器中消耗大量能量的缓冲电路。
现在参看附图，图3是集成电路200的所选元件的方框图。在该图中，集成电路20被表示为包括片上时钟发生器202和由标号204表示的一组时钟驱动的电路或逻辑。时钟驱动的逻辑204表示集成电路200的逻辑元件，这些逻辑元件接收由发生器202产生的时钟信号203，或是影响发生器202的特性。因而，时钟驱动的逻辑204包括同步逻辑元件，例如常规的触发器和使用时钟的组合的门，例如多米诺逻辑门，以及在发生器202和逻辑元件之间的互连。在本发明的优选实施例中，时钟驱动的逻辑204不包括缓冲电路，例如对照图1在上面描述的缓冲电路106。换句话说，集成电路200的一个实施例构想了一种在时钟发生器202和时钟驱动的逻辑204之间的一种直接的非缓冲的连接。电子电路和电子设计领域的那些技术人员能够理解，时钟驱动的逻辑204的每个元件包括杂散或固有电容，这些电容作为是时钟发生器202的输出的负载。因而，图3从本发明的角度强调集成电路200主要由时钟发生器及其驱动的容性负载构成。
本发明一般地通过把容性负载包括在时钟发生器的设计中来利用容性负载。一般地说，按照本发明的时钟发生器包括改进的振荡电路，其消除或减少了对于在时钟发生器本身内的被设计在内部的容性元件的需要。取而代之，时钟发生器的输出节点直接和时钟驱动的逻辑相连。在这种结构中，电容性负载以和特意设计在发生器中的电容器相同的方式影响输出信号，而不占用分立的电容器所需的空间。
参见图4，其中示出了按照本发明的一个实施例的时钟发生器电路202的一种双相实施方案。在这个实施例中，时钟发生器202包括一对电感器212和214和相应的一对交叉耦合的MOSFET器件216和218，它们在时钟信号的相位相差180度的节点220和222上产生两相时钟信号。电感器212被连接在电流源和晶体管216的漏极端之间，其中电流源呈和Vcc相连的被偏置的PMOS晶体管210的形式。电感器214被连接在电流源和晶体管218的漏极端之间。晶体管216的栅极和晶体管218的漏极与表示CLOCK信号的时钟发生器的输出节点220相连。晶体管218的栅极和晶体管216的漏极和表示CLOCK BAR信号的时钟发生器的输出节点222相连。输出节点220和222直接和时钟驱动的逻辑204相连。为了这个图，时钟驱动的逻辑204被简单地表示为具有电容CLOAD的电容器。
如图4所示，时钟发生器202作为一个LC电路来运行，其中电容由时钟发生器的负载来提供。在电路设计中知识丰富的人员将会理解，CLOCK和CLOCK BAR信号基本上是正弦的。虽然相对于正弦波而言，方波的时钟信号是优选的，因为方波的时钟信号具有较小的倾斜时间和减小的跨接电流，甚至常规的时钟发生器电路也渐渐不能提供基本上是方波的信号，这是因为时钟频率增加的速度超过了半导体制造者能够减少器件内的容性负载的速度。面对日益增加的“非方波”时钟信号的现实，要求电路设计者设计一种不受有些慢的上升时间和较大的跨接电流影响的电路。因而，由时钟发生器202产生的正弦信号被理论化为足以用于本领域的VLSI装置的各种状态。
在一些情况下，时钟驱动的逻辑204的CLOAD对于所需的时钟信号频率是不够的。在其它情况下，CLOAD可能随时间而改变。为了补偿这些可能性，图5所示的时钟发生器202的实施例包括“被设计在内部”的电容器，用于补充和/或稳定负载电容。在图5的双相实施方案中，时钟发生器202包括被连接在CLOCK BAR信号输出端和地之间的第一电容器230和被连接在CLOCK信号输出端和地之间的第二电容器232。在一个实施例中，电容器230和232的电容是能够被可变地控制的，并且发生器被配置用于改变电容器230和232的电容，以便补偿负载电容CLOAD的改变，并且从而维持基本上恒定的总电容。
通过直接把时钟发生器的输出节点220和222连接到时钟驱动的逻辑204，使得在不用缓冲电路(例如，上面参照图1和图2所述的指数喇叭)的情况下来实现发生器。除了节省了集成电路200上的有价值的空间之外，取消缓冲电路有利地可能是明显地减小了与产生时钟信号有关的功率消耗，这个功率消耗在整体上是器件所需功率的一个重大的部分。对于常规的LC电路中的传统的缓冲而言(例如一系列越来越大的CMOS反相器)，从时钟发生器能量存储元件传递的所有能量被在反相器中耗散到地。每个周期，时钟发生器需要汲取足够的电流，以便对其自身充电。与此相反，图4所示的时钟发生器202有利地使能量“再循环”。每个时钟周期，在电感器214中存储的能量被传递给时钟驱动的逻辑204的容性负载，并回到电感器。因此，一旦LC电路被充电，对电流源210的唯一的所需的电流是用于补偿器件内的不可避免的损耗元件所需的电流。
此外，随着VLSI装置发展到千兆赫兹的范围，对于L和C的尺寸的要求已经被足够地减小，使得能够实现电感器212和214，这些电容器在常规工艺的制造能力之内是良好的，并且不占用过大的面积。具有大约5到15的Q值的在纳亨范围内的电感器可用常规的多层金属CMOS制造工艺来制造。电感器216和218典型地呈环形或螺旋形的形状。参见图6，其中示出了电感器216和218的一个实施例的顶视图。在这个实施例中，在一单个金属层(一般为顶层金属)上实现电感器对。虽然多层的电感器结构能够节省芯片的面积，但是图6所示的单层的实施例一般相对于多层结构具有高的Q值，多层结构会发生层间泄漏。此外，所示的S形的结构表示这样一种结构，其中由第一电感器216感应的磁场反抗由第二电感器218感应的磁场，从而进一步改善两个电感器的Q因数。
图4和图5所示的集成电路200的实施例是图7所示的等效电路的特定实施。如图7所示，按照本发明的集成电路200包括电感元件L，其表示上述的片上电感器，容性元件，其包括时钟驱动的电路的固有电容和任何被设计在内的或分立的电容器(多个电容器)，以及两个电阻元件Ri和-Rp。Ri表示感性元件L的寄生电阻，而负电阻-Rp表示被增加用来补偿Ri中的寄生损耗的电路。在图4和图5所示的集成电路200的实施例中，负电阻元件-Rp包括被偏置的p沟道电流源和交叉耦合的n沟道晶体管。本领域技术人员能够理解，另外的实施方案可以包括，例如，被连接在地和交叉耦合的晶体管对之间的栅极偏置的n沟道电流源。
本领域技术人员由本说明显然可以看出，本发明构想了一种集成电路，其具有片上时钟发生器，其有利地利用负载电容作为适用于和固态电感器组合来产生时钟信号的储能元件。应当理解，在详细说明以及附图中示出和说明的本发明的形式仅仅作为目前优选的例子。下面的权利要求应当给予宽的解释，以便包括所披露的优选实施例的所有改变。
权利要求
1.一种集成电路装置，包括具有负载电容的时钟驱动的逻辑；以及时钟发生器电路，被配置为用于产生被提供给所述时钟驱动的逻辑的时钟信号，其中所述时钟发生器电路包括和电流源相连的感性元件，所述感性元件包括直接和时钟驱动的逻辑相连的节点，使得所述时钟信号的频率取决于所述负载电容。
2.如权利要求1所述的集成电路装置，其中所述时钟发生器电路包括被设计在内部的和所述负载电容并联的容性元件，使得所述时钟信号的频率是负载电容和被设计在内部的容性元件的电容的函数。
3.如权利要求2所述的集成电路装置，其中所述被设计在内部的容性元件的电容是可控地可变的。
4.如权利要求3所述的集成电路装置，其中所述被设计在内部的容性元件的电容被控制，以便补偿负载电容的改变。
5.如权利要求1所述的集成电路装置，还包括和电流源相连的第二感性元件，其中第二感性元件的节点和携带第二输出信号的第二输出端相连，所述第二输出端直接和时钟驱动的逻辑相连。
6.如权利要求5所述的集成电路装置，还包括分别被连接在地和第一和第二输出端之间的一对交叉耦合的晶体管，其中所述第一输出信号驱动所述交叉耦合的晶体管中的第二晶体管的栅极，而第二输出信号驱动交叉耦合的晶体管中的第一晶体管的栅极，使得第一和第二输出信号彼此具有相位差。
7.如权利要求6所述的集成电路装置，其中所述第一和第二输出信号具有180度的相位差。
8.如权利要求5所述的集成电路装置，其中所述第一和第二感性元件在半导体器件的金属层中作为一个“S”形的导电元件被实现。
9.如权利要求1所述的集成电路装置，其中所述电流源包括连接在电压源和所述感性元件之间的被偏置的p沟道晶体管。
10.一种用于集成电路装置中的时钟发生器，所述集成电路装置包括具有特征负载电容的时钟驱动的逻辑，其中所述时钟发生器被配置为用于产生被提供给所述时钟驱动的逻辑的时钟信号，并且其中所述时钟发生器电路包括和电流源相连的感性元件，所述感性元件包括直接和时钟驱动的逻辑相连的节点，使得时钟信号的频率取决于所述负载电容。
11.如权利要求10所述的时钟发生器，其中所述时钟发生器电路包括被设计在内部的和所述负载电容并联的容性元件，使得所述时钟信号的频率是负载电容和被设计在内部的容性元件的电容的函数。
12.如权利要求11所述的时钟发生器，其中所述被设计在内部的容性元件的电容是可控地改变的。
13.如权利要求12所述的时钟发生器，其中所述被设计在内部的容性元件的电容被控制，以便补偿负载电容的改变。
14.如权利要求10所述的时钟发生器，还包括连接在电流源和携带第二输出信号的第二输出端之间的第二感性元件，所述第二输出端直接和时钟驱动的逻辑相连。
15.如权利要求14所述的时钟发生器，还包括分别被连接在地和第一和第二输出端之间的一对交叉耦合的晶体管，其中所述第一输出信号驱动所述交叉耦合晶体管中的第二晶体管的栅极，而第二输出信号驱动交叉耦合晶体管中的第一晶体管的栅极，使得第一和第二输出信号彼此具有相位差。
16.如权利要求15所述的时钟发生器，其中所述第一和第二输出信号具有180度的相位差。
17.如权利要求14所述的时钟发生器，其中所述第一和第二感性元件在半导体器件的金属层中作为一个“S”形的导电元件被实现。
18.如权利要求10所述的时钟发生器，其中所述电流源包括连接在电压源和所述感性元件之间的被偏置的p沟道晶体管。
19.如权利要求10所述的时钟发生器，其中所述输出信号的频率超过1GHz。
全文摘要
一种包括时钟发生器的系统和集成电路(芯片)，该时钟发生器包括片上电感器并使用负载的固有电容来产生正弦的时钟信号。电感器被连接在电流源和反相开关之间。所述开关的输出是一个基本上正弦的信号，其直接和时钟驱动的电路的至少一部分直接相连，而不用中间缓冲。在优选实施例中，时钟发生器是一种两相的结构，其包括一对交叉耦合的MOSFET，一对固态片上电感器，以及电流源。每个片上电感器连接在电流源和一个MOSFET的漏极之间。时钟发生器的输出被直接提供给芯片上的时钟驱动的电路的至少一部分的时钟输入。在这个实施例中，时钟发生器输出的信号的频率主要由感性元件的电感和时钟驱动的电路的电容决定。这种结构不需要在时钟发生器本身包括明显的电容器元件，并且形成这样一种时钟发生器，其中大部分的功率在发生器的感性元件和负载的容性元件之间振荡，从而减少需要由电流源提供的功率。
文档编号H03B5/08GK1675610SQ03818833
公开日2005年9月28日 申请日期2003年7月10日 优先权日2002年8月8日
发明者J·L·伯恩斯, A·J·德拉克, U·S·高沙尔, K·J·诺瓦卡 申请人:国际商业机器公司