专利名称：短脉冲消除电路的制作方法
技术领域：
本发明涉及一种电路，特别是涉及一种利用信号检测电路、控制信号产生电路及重置电路组合而达到可以消除特定脉冲宽度以下的短脉冲但允许超过特定脉冲宽度以上信号输入的电路。
背景技术：
输出/入垫(I/O pad)一般而言是集成电路芯片与其它的芯片沟通的桥梁。纯粹就像一个缓冲器一样，如图1a所示。A是输入信号端，而Z则是输出端。当A端输入的是一个脉冲，输入至缓冲器，例如由偶数个反相器构成，输入后经在延迟几个奈秒后，输出端Z也应该输出相同宽度的脉冲。
如果加入低通组件而让输出/入垫产生滤波功能时，反而有可能产生功能错误。请参见图1b。由两个反相器及一电容C组成低通滤波组件。如图1b所示，A为输入端，VCP为电容C对地的端电压。设想上述的低通电路欲滤除小于20ns的任何脉冲信号。因此，当A输入一个脉冲H1，且脉冲宽度为15ns，该脉冲通过第一反相器INV1后就对电容C充电，但VCP的电压没有超过第二反相器INV2的启始电压VTH。因此VZ＝0，成功的滤掉第一个脉冲H1。之后，在VA＝0时，电容C经由第一反相器INV1缓慢放电。若电容C未充分放电而又有新的脉冲H2产生时，H2脉冲的宽度就不限于需要20ns才会过VTH，而是与先前电容C的残留电荷有关，即与H2与H1的间隔时间L有关。因此，如图标，若L如图标为5ns则H2的后段时间(约第10ns)就可能使VCP＞VTH，而使输出端产生一个未滤除的信号。
有鉴于此，本发明将提供一电路，该电路利用回授信号来重置时钟，结合金属氧化物半导体晶体管可以驱动大电流的能力，进行快速充放电，而避掉电容残留电荷的问题。
发明内容
本发明披露一种短脉冲消除电路，至少包含一信号转换检测电路，用以检测第一输入信号的数字转换，当输入信号有数字转换时即产生一检测脉冲；一控制信号产生电路，提供一第一控制信号，及一第二控制信号；一重置与充电电路，包含一p型晶体管、一n型晶体管及一电容，其中n型晶体管与该电容并联接地，p型晶体管迭接于n型晶体管之上，并分别由该第一控制信号及该第二控制信号控制电容的充电及重置；及一电容脉冲检测与信号输出电路，连接于该重置与充电电路的输出端，当该重置与充电电路有电容被重置再充电，且充电时间超过一设定值时，响应该输入信号，产生一短脉冲消除信号的输出。
其中上述的控制信号产生电路包含一第一反相器、一第二反相器、一第三反相器、一第一触发器及一互补式金属氧化物半导体晶体管，其中第一反相器、第二反相器、及第三反相器依序串联至第一触发器的时钟端，再由第一触发器的输出端馈入互补式金属氧化物半导体晶体管的输入端，互补式金属氧化物半导体晶体管输出该第一控制信号，此外，第一触发器是具有重置功能的正缘触发D型触发器，其中其重置信号由第一反相器的输出提供，其输入信号为一电源输入信号。
上述的电容脉冲检测与信号输出电路包含一第四反相器、一第五反相器及一正缘触发第二D型触发器，该第四反相器与该第五反相器依序串联后馈入该第二D型触发器的时钟端，该第二D型触发器的输入端由该第一输入信号馈入，该该第二D型触发器的输出端输出已消除短脉冲的输入信号。
本发明欲过滤的短脉冲宽度是由p型晶体管的信道宽W/信道长L比的大小决定，欲过滤的短脉冲宽度愈小则应选择愈大的W/L比的p型晶体管。
本发明的较佳实施例将在下面结合附图做更详细的阐述。
图1a显示传统输出入垫有如一缓冲器，并无滤波功能。
图1b显示传统输出入垫加入低通滤波功能时，在两个假信号很靠近时，后来者仍可能通过，而致滤波功能错误。
图2显示依据本发明设计的短脉冲消除电路的功能方块图。
图3显示依据本发明设计的短脉冲消除电路图。
图4显示依据本发明设计的短脉冲消除电路因应输入信号所绘制的各端点的波形图。
附图符号说明
具体实施方式
有鉴于如发明背景所述，自输出入垫传送进来的信号，以简单的低通电路并不足以确保足以过滤高频的噪声，因为只要两个及/或以上高频噪声讯号够接近，就足以使本欲过滤的噪声由于电容放电不及而导致后输入的噪声脉冲得以通过。本发明所提供的电路可以解决上述的问题。
本发明的电路可以以图2的功能方块表示，包含一信号转换检测电路100、一控制信号产生电路150、一重置与充电电路200及一电容脉冲检测与信号输出电路250依序串联。其中信号转换检测电路100具有一输入端接收输入信号IN，及一输出端110，当输入信号IN有变化时，输出端110输出检测脉冲信号。控制信号产生电路150响应检测脉冲信号产生二控制信号CP及CK0。重置与充电电路200依据CP及CK0信号而对图3的电容204快速充电或放电。电容脉冲检测与信号输出电路250响应输入信号IN及依据电容204端电压是否超过预定的电位，若是，则响应输入信号IN输出一短脉冲消除的信号OUT。
如图4所示依据本发明的电路信号转换检测电路100是当输入信号IN有变化时，就输出电平为1的检测脉冲信号X01至控制信号产生电路150。反之当输入信号没有变化，就会输出电平为0的检测脉冲信号X01至控制信号产生电路150。
请参考图3，信号转换检测电路100包括一第一互补式金属氧化物半导体晶体管102输入端接收一待处理的输入信号IN，输出端同时馈入第一延迟电路105及一异或逻辑门XOR 106的第一输入端。第一延迟电路105可以由偶数个反相器所组成，用以将互补式金属氧化物半导体晶体管102输出做一延迟t1时间再输入XOR 106的第二输入端。因此，如图4所示只要是输入信号IN有任何的变动，由低电位(在此及之后以电位0表示)至高电位(在此及之后以电位1表示)，或由电位1至0，在变化的瞬间都将使XOR在输出位号X01上输出一t1时间宽度的脉冲。请注意，第一延迟电路105延迟的时间t1以可检测出信号或噪声的变化即可，一般不超过1-2ns。因为t1太长将导致前一脉冲因延时而与当前脉冲进行XOR，而导致错误。
控制信号产生电路150，包含一第一反相器151、一第二延迟电路152、一第二反相器153一第三反相器154、一具边缘触发及重置功能的D触发器155及一第二互补式金属氧化物半导体晶体管162。其中，第一反相器151的输出R1除了输入第二延迟电路152以产生一t2时间延迟外，同时也作为D触发器155的重置信号R1。第二延迟器152用以防止触发器155产生竞争(race)现象。
第二反相器153则除了输出CK0第三反相器154外，也将一信号CK0做为重置与充电电路200的放电控制开关。第三反相器154的信号输出信号CK1输入至D触发器155的时钟端CK。因此，D触发器155时钟控制信号较重置信号R1至少落后t2时间。而D触发器155的输入端D则连接一Vdd的信号，输出端Q的信号CP0则馈入第二互补式金属氧化物半导体晶体管162的输入端。
重置与充电电路200，包含一pMOS 201、迭接一nMOS 202及电容204。其中电容204与nMOS 202并联。pMOS 201由控制信号产生电路150的输出CP控制开关。而nMOS 202由控制信号产生电路150的第二反相器153输出CK0控制。
电容脉冲检测与信号输出电路250由第四反相器251、第五反相器252及一边线触发D触发器255所组成。第四反相器251与该第五反相器252依序串联后馈入该第二D型触发器255的时钟端CK，D型触发器255的输入端D接收一输入信号IN，而D型触发器255的输出端输出已消除短脉冲的输入信号OUT。
因此，请参考图4，当输入信号IN有变动时，例如，T0时间输入一脉冲H1时，第一互补式金属氧化物半导体晶体管102输出信号INX1及延时后的输出信号INX2将使XOR门106，在X01输出两个对应的脉冲401及402脉冲，分别对应于H1脉冲的左缘301及右缘302。信号CK1在第二延迟电路152再延迟t2时间。因此，具重置功能的正缘触发D触发器155就会对应脉冲401及402脉冲的反相信号R1而重置并在CK1端正缘上升时，才使D触发器155的CP0输出1。如图4所示脉冲501及502的左缘。
信号CP在601及602是脉冲501及502经第二互补式金属氧化物半导体晶体管162反相后的信号。如图3所示的电路可知，当CP＝1，且CK0＝1时，pMOS 201关闭，电容204将由nMOS 202引导接地而释放电荷。而在CP＝0且CK0＝0时，pMOS 201开启而nMOS 202关闭，因此将对电容204充电。CP＝1及CK0＝0，pMOS 201及nMOS 202都是关闭的，即，维持先前的状态。因此，电容204的端电压PU0，如图4所示，在脉冲601，电容204先急速放电701，脉冲601结束后，进行充电，如图4的充电状态702，在脉冲602出现时又很快的放电。若脉冲601与脉冲602时间间隔小时，PU0将小于推动第四反相器251的启始电压VTH，因此，电容脉冲检测与信号输出电路250输出维持先前状态。
当紧随H1输入的L1宽度仍不够长，如图示H1右缘302与H2左缘303宽度仍小于设定宽度时，其结果将使X01产生脉冲402，CP0产生脉冲502，电容204的充电状态，如PU信号703，因为L1时间过短未能充电超过VTH，所以很快又放电至0。
当紧随L1输入的H2宽度够长(超过默认值时)，如图4所示，电容204在脉冲603结束后开始进入充电状态直至新的脉冲604出现后才结束。因此，PU0在充电期间中将超越VTH，而使电容脉冲检测与信号输出电路250的PU端产生脉冲804，而使得触发器255产生一时钟，而在脉冲804正缘上升时输出与输入信号IN相同的0或1信号。
请注意，除了输入高脉冲H1，H2会使电容204产生充电信号702、704外，低脉冲L1、L2也会使电容204产生充电信号703、705。本发明的电路除了过滤宽度小的高脉冲外，宽度小的低脉冲也会被视为噪声而不予理会。因此，若L2低脉冲对应的充电信号705不够宽就不会使PU端产生脉冲，反之，当L2低脉冲宽度足够时将产生脉冲805，而结束因804所产生的输出变动，例如图4中输出信号905对应脉冲804的正缘与脉冲805的正缘。
请注意pMOS 201的通道宽度W与长度L(W/L比)决定了充电的快慢。W/L比愈高，表示可载入愈大的电流，充电会愈快。电容204的大小至少需使PU0电压VPU0＞VTH。电容204尺寸愈大可充电的电荷就愈大。调整pMOS 201的W/L比及电容大小可设定欲过滤的脉冲尺寸。此外。依据本发明的电路设计，以电容204的大小为0.05pF的电容而言，nMOS 202的W/L比为4μm/0.22μm时电容可在0.5ns时间放电完毕，已可满足典型1ns放电需求。
以上所述仅为的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在本申请的权利要求的范围内。
权利要求
1.一种短脉冲消除电路，至少包含一信号转换检测电路，用以检测一输入信号产生数字转换时，即产生一检测脉冲信号；一控制信号产生电路，接收该检测脉冲信号后，产生一第一控制信号，及一第二控制信号；及一重置与充电电路，包含一第一型晶体管、一第二型晶体管及一电容，其中第一型与第二型是相反电性的晶体管，该第二型晶体管与该电容并联接地，该第一型晶体管迭接于该第二型晶体管之上，并分别由该第一控制信号及该第二控制信号控制电容的充电及重置；及一电容脉冲检测与信号输出电路，连接于该重置与充电电路的输出端，当该重置与充电电路有电容被重置再充电，且充电时间超过一设定值时，响应该输入信号，产生一短脉冲消除信号的输出。
2.如权利要求1所述的短脉冲消除电路，其中上述的信号转换检测电路包含一第一互补式金属氧化物半导体晶体管、一第一延迟器及一异或门，由该第一互补式金属氧化物半导体晶体管输入该输入信号，该第一互补式金属氧化物半导体晶体管输出馈入该第一延迟器及该异或门的一输入端，该第一延迟器输出则馈入该异或门的另一输入端。
3.如权利要求1所述的短脉冲消除电路，其中上述的信号转换检测电路，在该输入信号有1-＞0或0-＞1的信号转换时该产生该检测脉冲信号。
4.如权利要求1所述的短脉冲消除电路，其中上述的控制信号产生电路包含一第一反相器、一第二反相器、一第三反相器、一第一触发器及一第二互补式金属氧化物半导体晶体管，其中该第一反相器、该第二反相器、及该第三反相器依序串联至该第一触发器的时钟端，再由该第一触发器的输出端馈入该第二互补式金属氧化物半导体晶体管的输入端，该第二互补式金属氧化物半导体晶体管的输出该第一控制信号，此外该第一触发器是具有重置功能的正缘触发D型触发器，其重置信号由第一反相器的输出提供，其输入信号为一电源输入信号。
5.如权利要求4所述的短脉冲消除电路，还包含一第二延迟器串联于该第一反相器与该第二反相器之间，用以防止该触发器产生竞争现象。
6.如权利要求4所述的短脉冲消除电路，其中上述的第二互补式金属氧化物半导体晶体管的输出该第一控制信号，该第二控制信号是由该第二反相器输出。
7.如权利要求1所述的短脉冲消除电路，其中上述的电容脉冲检测与信号输出电路包含一第五反相器、一第六反相器及一正缘触发第二D型触发器，该第五反相器与该第六反相器依序串联后馈入该第二D型触发器的时钟端，该第二D型触发器的输入端由该第一输入信号馈入，该输出端输出该短脉冲消除信号。
8.如权利要求1所述的短脉冲消除电路，其中上述的欲过滤的短脉冲宽度是由第一型晶体管的信道宽W/信道长L比的大小决定，欲过滤的短脉冲宽度愈小则选择愈大的W/L比的第一型晶体管。
全文摘要
一种短脉冲消除电路，至少包含一信号转换检测电路，用以检测第一输入信号的数字转换，当输入信号有数字转换时即产生一检测脉冲；一控制信号产生电路，提供一第一控制信号，及一第二控制信号；一重置与充电电路，包含一p型晶体管、一n型晶体管及一电容，其中n型晶体管与该电容并联接地，p型晶体管迭接于n型晶体管之上，并分别由该第一控制信号及该第二控制信号控制电容的充电及重置；及一电容脉冲检测与信号输出电路，连接于该重置与充电电路的输出端，当该重置与充电电路有电容被重置再充电，且充电时间超过一设定值时，响应该输入信号，产生一短脉冲消除信号的输出。
文档编号H03K5/125GK1560996SQ20041000744
公开日2005年1月5日 申请日期2004年3月4日 优先权日2004年3月4日
发明者黄超圣 申请人:威盛电子股份有限公司