专利名称：双二进制到二进制信号的转换器的制作方法
技术领域：
本发明涉及通信设备，尤其涉及用于对双二进制信号进行解码的设备。
背景技术：
双二进制信号在十九世纪六十年代被采用，自那时以来，在通信系统中已经得到很多的应用。例如，在出现在″IEEE Transactions onCommunications and Electronics″(第82卷，第214-218页1963年5月)中A.Lender的文章中解释了双二进制信号的原理，其教导在此引述作为参考。简单来说，双二进制信号使用三个信号电平，例如，″+1″，″0″，和″-1″。与这些电平之一相应的一个信号(即，一个双二进制码元)在每个信号间隔(时隙)期间被发射。通常，使用某些转换规则从一个相应的二进制信号中生成一个双二进制信号。虽然两个信号都携带相同的信息，但是与二进制信号的带宽相比，双二进制信号以信噪比作为代价，它的带宽可以减少2倍。另外，可以如此构造双二进制信号以使它具有某些码间相关性(ISC)数据，这些数据可用于在接收机中执行纠错算法。
已经建议了若干不同的转换用于从一个相应的二进制序列ak中构造一个双二进制序列bk，其中，k＝1，2，3，..。在上面引用的Lender文章中所述的一个如此的转换如下。对于任何特定的k＝m，当am＝0时，bm＝0。当am＝1时，bm等于+1或者-1，基于bm前面的上一个非零码元bm-i的极性确定bm的极性，其中i是一个正整数。更明确地，当i是奇数时，bm的极性与bm-i的极性相同；而当i是偶数时，bm的极性与bm-i的极性相反。由于此转换的性质，双二进制序列在连续时隙中没有在″+1″和″-1″之间的转换。只能够出现在(i)″0″和″+1″以及(ii)″0″和″-1″之间的转换。从一个已知bk重构ak相对简单。更明确地，当bm＝±1时，am＝1；而当bm＝0时，am＝0。
表1再现了Lender文章中给出的一个示例，以便进一步说明上述转换。
表1 相关二进制和双二进制数据序列的示例
一个双二进制到二进制(D/B)信号转换器是这样一个设备即，它被使用在数据传输系统尾端的接收机中，以便从一个相应双二进制编码信号中重建一个二进制序列。一个典型的现有技术D/B转换器是用下面更详细地描述的一个全波整流器来实现的。可是，这种转换器的一个问题是在相对高数据传输速率处，例如，当电路物理尺寸可以和与数据速率相应的波长相比较时，它的性能变得受到不利影响。对于当前技术水平，这种问题出现在大约10Gb/s的数据速率上。
发明内容
根据本发明的原理，在一个实施例中通过包括耦合到逻辑门的一对比较器在内的一个双二进制到二进制信号转换器来处理现有技术中的问题。每个比较器接收被应用到转换器的一个双二进制编码模拟信号的拷贝并被设计来基于接收信号与一个相应门限电压的幅度比较来生成一个二进制输出。比较器的输出被馈送到逻辑门中，逻辑门生成一个与双二进制编码信号相应的二进制序列。本发明的一个代表转换器在高达大约40Gb/s的比特率上能够相对良好地执行并且能够很方便被合并到使用双二进制信号的数据传输系统的适当集成设备(例如ASIC)中。
根据一个实施例，本发明是一个设备，包括第一比较器，适于接收输入信号的第一拷贝并生成第一二进制信号；第二比较器，适于接收所述输入信号的第二拷贝并生成第二二进制信号；和逻辑门，适于基于第一和第二二进制信号生成第三二进制信号，其中输入信号对应于一个双二进制序列；和第三二进制信号是所述双二进制序列的一个二进制表示。
根据另外一个实施例，本发明是一种信号处理方法，包括(A)把一个电信号的幅度与第一和第二门限电压进行比较以便生成第一和第二二进制值；(B)把一个逻辑函数应用到第一和第二二进制值上以便生成第三二进制值；和(C)重复步骤(A)和(B)以便生成第三二进制值序列，其中电信号对应于一个双二进制序列；和第三值序列是所述双二进制序列的一个二进制表示。
根据另外一个实施例，本发明是一种被设计来使用双二进制信号的数据传输系统，所述系统包括一个设备，所述设备包括第一比较器，适于接收输入信号的第一拷贝并生成第一二进制信号；第二比较器，适于接收所述输入信号的第二拷贝并生成第二二进制信号；和逻辑门，适于基于第一和第二二进制信号来生成第三二进制信号，其中输入信号对应于一个双二进制序列；和第三二进制信号是所述双二进制序列的一个二进制表示。
从如下详细说明书、附加权利要求和附图中，本发明的其他方面、特征和利益将变得更显而易见。附图中图1示出了使用双二进制信号的代表性数据传输系统的框图；图2示出了可被用于图1系统中的一种代表性现有技术D/B转换器的框图；图3示出了根据本发明一个实施例，可被用于图1系统中的一种D/B转换器的框图；图4图型地说明了图3D/B转换器的一个示例结构；和图5示出了根据本发明另外一个实施例，可被用于图1系统中的一种D/B转换器的框图。
具体实施例方式
在此对″一个实施例″或″一实施例″的参考是指结合该实施例而描述的特定特征、结构或特性可以被包括在本发明的至少一个实施例中。出现在说明书各个地方的词组″在一个实施例中″不一定全都是指一个实施例，也不一定是其他实施例互斥的单独或替换的实施例。
图1示出了使用双二进制信号的代表性数据传输系统100的框图。更明确地，系统100被设计来通过传输信道106发射与输入二进制数据序列ck(例如一个伪随机比特流(PRBS))相应的信息。序列ck在系统100的输出处被恢复为c′k。在发射机一端，系统100有一个预编码器102，预编码器102被设计来把码间相关性(ISC)数据引入序列ck中。结果的相关二进制序列pk被应用到二进制到双二进制(B/D)编码器104，编码器104生成一个相应的双二进制序列dk。有关在系统100中用作预编码器102和编码器104的代表性电路的更多细节例如在美国专利No.5,892,858中可以找到，其教导在此引述作为参考。
传输信道106有一个耦合到传输链路一端的发射机，和一个耦合到传输链路另一端的可选接收机(这两个都未在图1中明确示出)。基于双二进制序列dk，发射机生成一个适当的通信信号并把那个信号应用到传输链路。在链路的远端，接收机(如果有)接收通信信号并生成在图1中被表示为s(t)的一个相应模拟信号。在一个实施例中，信道106具有(i)包括耦合到电光调制器的激光器的发射机；和(ii)包括光电二极管的接收机，所述发射机和接收机耦合到光纤。在另一实施例中，信道106具有通过无线媒体通信的射频(RF)发射机和RF接收机。在另一实施例中，信道106具有电波形发生器，它耦合到电路板上的导线，例如微带状线。
传输信道106输出的信号s(t)被应用到D/B转换器108以便生成二进制序列p′k，除了主要由于传输信道106中的不完整性引起的可能误差外，它与序列pk相同。解码器110倒置预编码器102的编码以便生成序列c′k。解码器110可以被设计来利用序列pk的ISC以便检测并校正序列p′k中的差错。解码器110的一个代表性实施，在美国专利No.4,086,566中被描述，其教导在此引述作为参考。
图2示出了一种代表性的现有技术D/B转换器208的框图，它可以被用作系统100中的D/B转换器108。转换器208包括耦合到限幅器214的全波整流器(FWR)212。FWR212把信号s(t)转换成为整流信号s′(t)，其中，负波形的极性被倒置同时正波形基本上保持不变。FWR212的可仿效实施例可以在美国专利No.4,941,080和6,480,405中找到，它们的教导都在此引述作为参考。限幅器214然后象现有技术中已知的那样来处理信号s′(t)以便产生序列p′k。
虽然转换器208很容易适于在相对低频/比特率上运转，但是对于相对高的比特率(例如，大约10Gb/s)，这却不是实际的。特别的，当FWR212中的RF信号波长可与某些电路尺度相比较时，寄生电路效应不利地影响FWR以及转换器208的性能。结果，设计在相对高比特率上运转良好并且还相对小、功率有效并便宜的转换器208可能是很困难的。
图3示出了D/B转换器308的框图，它可以被用作根据本发明一个实施例的系统100中的D/B转换器108。正如本领域技术人员从提供的说明中应该理解的那样，转换器308在大约10Gb/s处或者高于10Gb/s上相对良好地执行，与现有技术转换器208不同，它同时可以更小并且价格比较低廉易于实现。另外，转换器308能够以一种相对直接的形式来适于在甚至更高的比特率上工作并且适用把自己相对简单地结合到系统100的集成设备(例如ASIC)中。
使用宽带分离器312(优选地，具有大约1/2Tb的带宽)，将应用到转换器308的信号s(t)分成两个信号拷贝，sa(t)和sb(t)，其中，Tb是序列ck的比特周期。拷贝sa(t)被应用到第一比较器314a的倒相输入，它的非倒相输入接收第一门限电压V1。类似地，拷贝sb(t)被应用到第二比较器314b的非倒相输入，它的倒相输入接收第二门限电压，V2。每个比较器314的输出x是如下生成的数字信号。当V-≥V+时，x＝0；而当V-＜V+时，x＝1，其中，V-和V+是分别应用到比较器的倒相和非倒相输入的电压。每个比较器314的输出被应用到“异或”(XOR)门316，它生成序列P′k。优选地，每个比较器314a、比较器314b和XOR门316具有大约1/Tb的带宽。
图4图型地说明了转换器308的一个示例性结构。更明确地，门限电压V1和V2被设置在大约V0/2和-V0/2的数值上，其中V0是与信号拷贝sa(t)和sb(t)中的双二进制信号电平相应的电压。如图4所示的信号轨迹对应于双二进制序列″+1，0，-1″。
表2说明了根据图4配置的转换器308的操作。
表2 在图3的转换器中生成的示例性信号值sa，b(t) xaxbp′ksa，b(t)≥V0/2 0 1 1-V0/2＜sa，b(t)＜V0/2 1 1 0sa，b(t)＜-V0/2 1 0 1正如表2中所指示的，如此配置的转换器308将把如图4所示的信号正确地转换成为二进制序列″101″。
图5示出了D/B转换器508的框图，它可以被用作根据本发明另外一个实施例的系统100中的D/B转换器108。转换器508类似于转换器308(图3)并且包括宽带分离器512，两个比较器514a-b，和逻辑门516。可是，在转换器508和308之间的一个区别是在转换器508中，每个信号拷贝被应用到相应比较器514的非倒相输入。所述转换器之间的另一区别是逻辑门516是一个“同”(XNOR)门。
表3说明了根据图4配置的转换器508的操作。
表3 在图5的转换器中生成的示例信号值sa，b(t) xaxbp′ksa，b(t)＞V0/2 1 1 1-V0/2＜sa，b(t)≤V0/2 0 1 0sa，b(t)＜-V0/2 0 0 1正如表3中所指示的，类似于转换器308，转换器508将正确地转换如图4所示的信号以便生成″101″序列。
有利地，本发明适合于相对高比特率的转换器不需要现有技术转换器(例如，图2的转换器208)的复杂微波匹配电路。此外，发明者自己的研究证明了在基于铟磷酸脂的集成电路中具体化的本发明的转换器(i)是强大的并且相对便宜；和(ii)以高达40Gb/s的比特率相对良好地执行。
虽然参考说明实施例已经描述了本发明，但是这个说明书不意指以限制的理解来解释。虽然本发明的转换器被描述为接收模拟信号，但是他们同样能够被配置来接收数字信号。数据序列可以由不归零(NRZ)或归零(RZ)信号来表示。本发明的转换器可以基于一对比较器，可以不同地并且适当地选择它们的配置。一个逻辑门可以被实现为本领域已知的适当逻辑元件的组合。例如，“同”门(XNOR门)516(图5)可以被实现为继反向器之后的一个“异或”门(XOR门)。使用本发明转换器的传输系统可以被配置来操作，所述操作可以有或者没有数据预编码和相应解码。虽然示例性数据速率(例如，10Gb/s)被使用于上面的说明中，但是本发明的转换器同样可以被设计来操作在其它选定的比特率上。本发明已描述的实施例的各种修改以及其他实施例对本发明所属领域的技术人员来说是显而易见的，被认为落入下面权利要求中表达的本发明的原理和范围之内。
虽然如下方法权利要求中的步骤用相应的标记按照一个特定的顺序来叙述，除非权利要求详述包含实现一些或所有那些步骤的一个特定顺序，否则那些步骤不一定意指限制为按照那个特定的顺序被实现。
权利要求
1.一个设备，包括第一比较器，适于接收输入信号的第一拷贝并生成第一二进制信号；第二比较器，适于接收所述输入信号的第二拷贝并生成第二二进制信号；和逻辑门，适于基于第一和第二二进制信号生成第三二进制信号，其中输入信号对应于一个双二进制序列；和第三二进制信号是所述双二进制序列的一个二进制表示。
2.权利要求1的设备，其中所述输入信号是模拟信号；所述逻辑门包括异或门；和所述输入信号对应于比大约10Gb/s更高的比特率。
3.权利要求1的设备，还包括一个分离器，所述分离器适于接收输入信号并生成第一和第二拷贝，其中所述分离器具有大约1/2Tb的带宽，其中Tb是与输入信号相应的比特周期；和第一和第二比较器以及逻辑门中的每一个都具有大约1/Tb的带宽。
4.权利要求1的设备，其中对于每个比较器，当应用到第一输入端口的电压等于或高于应用到第二输入端口的电压时，相应的二进制信号具有二进制值″0″；和当应用到第一输入端口的电压低于应用到第二输入端口的电压时，相应的二进制信号具有二进制值″1″。
5.权利要求4的设备，其中对于第一比较器，第一拷贝被应用到第一输入端口；和第一门限电压被应用到第二输入端口；和对于第二比较器，第二门限电压被应用到第一输入端口；和第二拷贝被应用到第二输入端口。
6.权利要求4的设备，其中对于每个比较器，相应的门限电压被应用到第一输入端口；和相应的信号拷贝被应用到第二输入端口。
7.一种信号处理方法，包括(A)把一个电信号的幅度与第一和第二门限电压进行比较以便生成第一和第二二进制值；(B)把一个逻辑函数应用到第一和第二二进制值以便生成第三二进制值；和(C)重复步骤(A)和(B)以便生成第三二进制值序列，其中电信号对应于一个双二进制序列；和第三值序列是所述双二进制序列的一个二进制表示。
8.权利要求7的方法，其中，对于步骤(A)对于每个门限电压，当电信号的幅度等于或高于门限电压时，相应的二进制值是″0″；和当电信号的幅度低于门限电压时，相应的二进制值是″1″。
9.权利要求7的方法，其中，对于步骤(A)当电信号的幅度等于或高于第一门限电压时，第一二进制值是″0″；当电信号的幅度低于第一门限电压时，第一二进制值是″1″；当电信号的幅度等于或低于第二门限电压时，第二二进制值是″0″；和当电信号的幅度高于第二门限电压时，第二二进制值是″1″。
10.一种被设计来使用双二进制信号的数据传输系统，所述系统包括一个设备，所述设备包括第一比较器，适于接收输入信号的第一拷贝并生成第一二进制信号；第二比较器，适于接收所述输入信号的第二拷贝并生成第二二进制信号；和逻辑门，适于基于第一和第二二进制信号生成第三二进制信号，其中输入信号对应于一个双二进制序列；和第三二进制信号是所述双二进制序列的一个二进制表示。
全文摘要
本发明涉及双二进制到二进制信号的转换器。在一个实施例中，一个双二进制到二进制信号转换器包括一对耦合到逻辑门的比较器。每个比较器接收被应用到转换器的一个双二进制编码模拟信号的拷贝并被设计来基于接收信号与一个相应门限电压的幅度比较来生成一个二进制输出。比较器的输出被馈送到逻辑门，逻辑门生成一个与双二进制编码信号相应的二进制序列。本发明的一个代表转换器在高达大约40Gb/s的比特率上能够相对良好地执行并且能够很方便被合并到使用双二进制信号的数据传输系统的适当集成设备(例如ASIC)中。
文档编号H03M5/00GK1585280SQ200410059050
公开日2005年2月23日 申请日期2004年7月29日 优先权日2003年7月30日
发明者安德鲁·L.·艾达米奇, 杰弗里·H.·辛斯基 申请人:朗迅科技公司