专利名称：延迟锁定环及其控制方法
技术领域：
本发明关于一种延迟锁定环(DLL)，且更具体地，关于一种用于补偿内部时钟信号与外部时钟信号之间的差异(skew)并用于校正工作误差(duty error)的装置及方法。
背景技术：
一般说来，一延迟锁定环应用于一同步半导体存储装置以通过一外部时钟信号同步一内部时钟信号，在该同步半导体存储装置中，诸如一读取操作以及一写入操作等数据存取操作是以同步于该外部时钟信号的上升沿和下降沿的方式而被执行。
由于当该外部时钟信号被输入至该同步半导体存储装置时会有一时间延迟，该延迟锁定环便被用于利用补偿介于该内部时钟信号与该外部时钟信号之间的该时间延迟、而通过该外部时钟信号同步该内部时钟信号。
然而，在一双倍数据速率(DDR)的同步半导体存储装置中，该数据存取操作被执行于该内部时钟信号的一上升沿和一下降沿上，因此，该内部时钟信号有必要具有50％的一占空比(duty ratio)。
已经引入了用于补偿介于该内部时钟信号与该外部时钟信号之间的一差异以及用于校正一占空比的该延迟锁定环的不同技术。
在收录于这里作为参考之用、属于同一申请人且同时在审查当中的2002年12月30日所申请的美国专利第10/331412号、名为“用于校正工作循环的数字延迟锁定环装置及其方法”的申请当中，公开了一种传统的延迟锁定环，图1为其方块图。
如图所示，该种传统的延迟锁定环包括一缓冲器110、一延迟线单元120、一工作误差控制器130，一第一延迟模组单元140、一第一直接相位检测器150、一第二延迟模组单元160、以及一第二直接相位检测器170。
缓冲器110接收一外部时钟信号ext_clk并产生一第一内部时钟信号，该第一内部时钟信号会激活于该第一内部时钟信号的一沿，接着该第一内部时钟信号被输入至延迟线单元120。
延迟线单元120接收该第一内部时钟信号，并自第一及第二直接相位检测器150和170接收一第一和一第二检测信号，延迟线单元120延迟基于该第一及该第二检测信号的该第一内部时钟信号，并输出第一延迟内部时钟信号intclk1和第二延迟内部时钟信号intclk2至工作误差控制器130。
详细地来说，延迟线单元120包括一第一控制器121、一第一延迟线122、一第二控制器123、以及一第二延迟线124。
第一控制器121根据该第一检测信号产生用以控制一延迟量的一第一控制信号并且输出该第一控制信号至第一延迟线122。
第一延迟线122接收该第一控制信号及该第一内部时钟信号，该第一内部时钟信号根据延迟线122的该第一控制信号而被延迟，那就是说，第一延迟线122根据该第一控制信号通过延迟该第一内部时钟信号而产生第一延迟内部时钟信号intclk1，第一延迟内部时钟信号intclk1接着被输出至工作误差控制器130。
第二控制器123根据该第二检测信号产生用以控制一延迟量的一第二控制信号并且输出该第二控制信号至第二延迟线124。
第二延迟线124接收该第二控制信号及该第一内部时钟信号，第二延迟线124延迟基于该第二控制信号的该第一内部时钟信号，接着，被延迟的该第一内部时钟信号被反相且被输出成为第二延迟内部时钟信号intclk2，第二延迟内部时钟信号intclk2接着被输出至工作误差控制器130。
工作误差控制器130接收第一及第二内部时钟信号intclk1及intclk2，工作误差控制器130通过转移第一及第二工作控制时钟信号int_clk及intclk2’的下降沿至第一及第二工作控制时钟信号int_clk及intclk2’的下降沿的一中段(middle)、以产生一第一工作控制时钟信号int_clk及一第二工作控制时钟信号intclk2’，这里，在如前述般地通过转移其下降沿使得第一及第二工作控制时钟信号int_clk及intclk2’被工作校正之后，它们便具有一50％的占空比，第一及第二工作控制时钟信号int_clk及intclk2’接着会被分别输出至第一及第二延迟模组单元140及160。
工作误差控制器130包括第一相位检测器131、混合器控制器132、第一相位混合器133、以及第二相位混合器134。
第一及第二延迟内部时钟信号intclk1及intclk2会被反相并被输出至第一相位检测器131，第一相位检测器131会比较第一及第二延迟内部时钟信号intclk1及intclk2的下降沿以确定其下降沿中的哪一个领先另一个，并且接着产生基于该比较结果的一相位检测信号，该相位检测信号接着被输出至混合器控制器132。
混合器控制器132接收该相位检测信号以确定该相位检测信号的一加权(weight)k，加权k包括第一及第二延迟内部时钟信号intclk1及intclk2的两下降沿之间的一差额，加权k接着被输出至第一及第二相位混合器133和134，加权k包括多个加权信号。
第一相位混合器133接收加权k、第一及第二延迟内部时钟信号intclk1及intclk2，第一相位混合器133将1减去加权k而计算得到一差值，通过将该差值应用于第一延迟内部时钟信号intclk1以及将加权k应用于第二延迟内部时钟信号intclk2，第一相位混合器133便会产生一第一工作控制时钟信号int_clk，第一工作控制时钟信号int_clk接着被输出至第一延迟模组单元140。
第二相位混合器134接收加权k、并将1减去加权k而计算得到一差值，第二相位混合器134通过将加权k应用于第一延迟内部时钟信号intclk1以及将该差值应用于第二延迟内部时钟信号intclk2以产生一第二工作控制时钟信号intclk2’，第二相位混合器134接着输出第二工作控制时钟信号intclk2’至第二延迟模组单元160。
这里，如前所述，第一及第二工作控制时钟信号int_clk及intclk2’皆是通过转移其下降沿至其下降沿的一中段而产生，而该转移的方向及量则由加权k及该差值所确定。
第一延迟模组单元140即接收第一工作控制时钟信号int_clk并估算一延迟量，该延迟量产生于当外部时钟信号ext_clk通过该种传统的延迟锁定环并被输出成为第一及第二工作控制时钟信号int_clk及intclk2’之时，第一延迟模组单元140产生基于该估算延迟量的一第一补偿时钟信号iclk1，并输出第一补偿时钟信号iclk1至第一直接相位检测器150。
第一直接相位检测器150接收外部时钟信号ext_clk并通过比较外部时钟信号ext_clk和第一补偿时钟信号iclk1以产生该第一检测信号，第一直接相位检测器150输出该第一检测信号至延迟线单元120。
第二延迟模组单元160接收第二工作控制时钟信号intclk2’并估算一延迟量，该延迟量产生于当第二工作控制时钟信号intclk2’行进至一数据输入/输出管脚(DQ pin)，第二延迟模组单元160产生基于该估算延迟量的第二补偿时钟信号iclk2，并输出第二补偿时钟信号iclk2至第二直接相位检测器170。
第二直接相位检测器170接收外部时钟信号ext_clk并通过比较外部时钟信号ext_clk和第二补偿时钟信号iclk2以产生该第二检测信号，第二直接相位检测器170输出该第二检测信号至延迟线单元120。
图2为该传统的延迟锁定环的运作的流程图。
第一直接相位检测器150在步骤S201中确定第一补偿时钟信号iclk1的一上升沿是否同步于外部时钟信号的一上升沿，同样地，第二直接相位检测器170在步骤S201中确定第二补偿时钟信号iclk2的一上升沿是否同步于外部时钟信号的一上升沿，然后，如果第一及第二补偿时钟信号iclk1及iclk2皆同步于外部时钟信号的一上升沿，步骤S203的运作便会被执行，另一方面，如果第一及第二补偿时钟信号iclk1及iclk2并不同步于外部时钟信号的一上升沿，第一及第二延迟线122及124的延迟量便会在步骤S202中被调整。
之后，在步骤S203中，第一相位检测器131接收第一及第二延迟内部时钟信号intclk1及intclk2的反相信号并确定第一及第二延迟内部时钟信号intclk1及intclk2中何者的下降沿领先另一个。
之后，在步骤S204中，大于0.5的一加权被应用于第一及第二延迟内部时钟信号intclk1及intclk2中具有一领先下降沿的一个，而小于0.5的一加权则被应用于第一及第二延迟内部时钟信号intclk1及intclk2中的另一个。
如前所述，为了通过外部时钟信号ext_clk的一上升沿同步第一及第二延迟内部时钟信号intclk1及intclk2的上升沿，该传统的DLL包括了两个反馈回路，一个由第一延迟线122、第一相位混合器133、第一延迟模组单元140、第一直接相位检测器150、以及第一控制器121所构成，另一个则由第二延迟线124、第二相位混合器134、第二延迟模组单元160、第二直接相位检测器、以及第二控制器所构成。
然而，该两个反馈回路中各自具有的一相位混合器、一延迟模组单元、以及一相位检测器皆具有较大的尺寸且会消耗较多的功率，因此，由于该传统的DLL包括两个反馈回路，是故，该传统的DLL的尺寸及所消耗的功率皆会增加，因此，该传统的DLL较不适用于一小尺寸及低功率消耗的半导体存储装置。
此外，该两个反馈回路应该具有一相同的延迟量，然而，由于诸如制造程序、电压、以及温度的变化等因素，该两个反馈回路之一的一延迟量可能会与另一个的一延迟量不同。
发明内容
因此，本发明的目的是提供将一内部时钟信号同步于一外部时钟信号、以及校正该内部时钟信号的占空比的一种延迟锁定环及其方法，该内部时钟信号可消耗较低的功率及具有较小的尺寸。
根据本发明的目的，提供一种用于校正一时钟信号的占空比的延迟锁定环，包括一时钟缓冲器，接收一外部时钟信号以输出一上升沿时钟信号；一延迟单元，基于一第一比较信号延迟该上升沿时钟信号，以产生一第一内部时钟信号、一第二内部时钟信号、一第一延迟锁定信号、以及一第二延迟锁定信号；一工作校正单元(duty correction unit)，接收该第一及该第二内部时钟信号和该第一及该第二延迟锁定信号，并通过校正该外部时钟信号的占空度(duty cycle)而产生一延迟锁定时钟信号；以及一时钟反馈单元，接收该延迟锁定时钟信号及该外部时钟信号，以产生该第一比较信号。
根据本发明的另一目的，提供一种用于校正一时钟信号的占空比的延迟锁定环，包括一时钟缓冲器，接收一外部时钟信号以输出一上升沿时钟信号；一延迟单元，基于一第一比较信号延迟该上升沿时钟信号，以产生一第一内部时钟信号、一第二内部时钟信号、一第一延迟锁定信号、以及一第二延迟锁定信号；一工作校正单元，接收该第一及该第二内部时钟信号和该第一及该第二延迟锁定信号，并通过校正该外部时钟信号的占空度而产生一延迟锁定时钟信号；以及一时钟反馈单元，接收该延迟锁定时钟信号及该上升沿时钟信号，以产生该第一比较信号。
根据本发明的再一目的，提供一种用于校正一时钟信号的占空比的延迟锁定环，包括一第一时钟缓冲器，接收一外部时钟信号以输出一第一上升沿时钟信号；一第二时钟缓冲器，接收该外部时钟信号以输出一第二上升沿时钟信号；一延迟单元，基于一第一比较信号延迟该上升沿时钟信号，以产生一第一内部时钟信号、一第二内部时钟信号、一第一延迟锁定信号、以及一第二延迟锁定信号；一工作校正单元，接收该第一及该第二内部时钟信号和该第一及该第二延迟锁定信号，并通过校正该外部时钟信号的占空度而产生一延迟锁定时钟信号；以及一时钟反馈单元，接收该延迟锁定时钟信号及该外部时钟信号，以产生该第一比较信号。
通过下列结合附图对优选实施例的详细说明，本发明的上述和其他目标和特征会变得明显，其中图1表示一传统的延迟锁定环的方块图；图2表示图1的传统的延迟锁定环的操作的流程图；图3表示根据本发明第一实施例的延迟锁定环的方块图；图4表示图3的延迟锁定环的操作的流程图；图5表示图3的延迟锁定环的操作的波形图；图6表示图3的加权控制器的示意性的电路图；图7表示图3的相位混合器的示意性的电路图；图8表示图7的单元相位混合器的示意性的电路图；图9表示根据本发明一第二实施例的延迟锁定环的方块图；以及图10表示根据本发明一第三实施例的延迟锁定环的方块图。
具体实施例方式
以下将通过参考附图以详细说明本发明的延迟锁定环(DLL)。
图3为根据本发明一第一实施例的延迟锁定环的方块图。
如图所示，所述延迟锁定环包括第一时钟缓冲器310、第二时钟缓冲器360、一延迟线单元320、一工作误差控制单元330、一延迟模组单元340、以及一第一相位检测器350。
第一时钟缓冲器310接收一外部时钟信号CLK以及其反相信号；亦即一外部时钟限制(bar)信号CLKB，并通过缓冲该外部时钟信号CLK以及外部时钟限制信号CLKB以输出一上升沿时钟信号rclk。
延迟线单元320接收上升沿时钟信号rclk以及一第一比较信号pd1以输出一第一延迟内部时钟信号intclk1、一第二延迟内部时钟信号intclk2、一第一延迟锁定信号1st_lock、以及一第二延迟锁定信号2nd_lock。
延迟线单元320包括第一延迟线322、第二延迟线323、延迟线控制器321、以及锁定检测器324。
延迟线控制器321接收第一比较信号pd1、第一及第二延迟锁定信号1st_lock及2nd_lock，以产生一第一延迟线控制信号ctr1以及一第二延迟线控制信号ctr2。这里，所述第一及第二延迟线控制信号ctr1及ctr2分别用于控制第一及第二延迟线322及323的延迟量。
第一延迟线322接收上升沿时钟信号rclk，并通过根据第一延迟线控制信号ctr1将所述上升沿时钟信号rclk延迟一预定延迟时间，产生第一延迟内部时钟信号intclk1。
同样地，第二延迟线323接收上升沿时钟信号rclk，以根据第二延迟线控制信号ctr2将上升沿时钟信号rclk延迟一预定延迟时间，并且接着将该延迟上升沿时钟信号反相，以产生第二延迟内部时钟信号intclk2。
锁定检测器324接收第一比较信号pd1以确定第一及第二延迟内部时钟信号intclk1及intclk2是否被延迟锁定，以产生第一及第二延迟锁定信号1st_lock及2nd_lock。
工作误差控制单元330接收来自于延迟线单元320的第一及第二延迟内部时钟信号intclk1及intclk2、以及第一及第二延迟锁定信号1st_lock及2nd_lock，以通过混合第一及第二内部时钟信号intclk1及intclk2的相位，产生一混合时钟信号mix_clk。这里，工作误差控制单元330比较第一延迟内部时钟信号intclk1的相位和第二延迟内部时钟信号intclk2的相位，并基于该比较结果将一第一加权1-K以及一第二加权K分别应用于第一及第二延迟内部时钟信号intclk1及intclk2，以校正第一及第二延迟内部时钟信号intclk1及intclk2的占空比。
这里，第二加权K大于或等于0且小于或等于1，第一加权1-K通过1减去第二加权K而获得。
工作误差控制单元330包括相位混合器333、加权控制器332、以及第二相位检测器331。
第二相位检测器331接收第一及第二延迟内部时钟信号intclk1及intclk2的反相信号，并确定第一及第二延迟内部时钟信号intclk1及intclk2中哪一个的下降沿领先另一个，以产生一第二比较信号pd2。
加权控制器332基于第一及第二延迟锁定信号1st_lock及2nd_lock以及第二比较信号pd2而控制第一及第二加权1-K及K。
延迟模组单元340接收来自工作误差控制单元330的混合时钟信号mix_clk，并使该混合时钟信号mix_clk延迟一预定延迟时间，以将该延迟信号作为一反馈时钟信号fbclk输出。这里，延迟模组单元340的该预定延迟时间与当外部时钟信号CLK通过该DLL时所需的延迟时间相等。
第一相位检测器350接收外部时钟信号CLK以及反馈时钟信号fbclk，并比较该外部时钟信号CLK和反馈时钟信号fbclk的相位，以产生第一比较信号pd1。
第二时钟缓冲器360接收并缓冲该混合时钟信号mix_clk，以输出该缓冲信号作为一延迟锁定时钟信号DLL_clk。
图4为延迟锁定图3所示的延迟锁定环的第一及第二延迟内部时钟信号intclk1及intclk2的操作的流程图。
当初始化该DLL时，第一及第二延迟锁定信号1st_lock及2nd_lock二者皆处于逻辑低电平，在步骤S401，加权控制器332将第二加权K设为0。由于第二加权K为0，相位混合器333只接收第一延迟内部时钟信号intclk1，以输出该接收信号，作为所述混合时钟信号mix_clk。在此时刻，延迟线控制器321只控制第一延迟线322。
接着，第一相位检测器350比较外部时钟信号CLK和反馈时钟信号fbclk的相位，并在步骤S402确定外部时钟信号CLK和反馈时钟信号fbclk的上升沿是否同步。
如果外部时钟信号CLK和反馈时钟信号fbclk的上升沿不同步，则在步骤S403，延迟线控制器321便会调整第一延迟线322的一延迟量，直到外部时钟信号CLK和反馈时钟信号fbclk的上升沿同步为止。
接着，如果外部时钟信号CLK和反馈时钟信号fbclk的上升沿同步；亦即，如果第一延迟线322被延迟锁定，这意味着第一延迟内部时钟信号intclk1的上升沿同步于外部时钟信号CLK的上升沿，则在步骤S404，锁定检测器324会将第一延迟锁定信号1st_lock设定为逻辑高电平，而加权控制器332将该第二加权设为1，并且延迟线控制器321只控制第二延迟线323。
之后，第二延迟内部时钟信号intclk2便会被相位混合器333当作混合时钟信号mix_clk而输出，接着，混合时钟信号mix_clk被输入至延迟模组单元340以作为反馈时钟信号fbclk而被输出，并且在步骤S405，第一相位检测器350比较外部时钟信号CLK和反馈时钟信号fbclk的上升沿。
如果外部时钟信号CLK和反馈时钟信号fbclk的上升沿不同步，则在步骤S406，延迟线控制器321会调整第二延迟线323的延迟量。
之后，当外部时钟信号CLK和反馈时钟信号fbclk的上升沿同步时，则在步骤S407，锁定检测器324便会将第二延迟锁定信号2nd_lock设定为逻辑高电平，且第一及第二延迟线322及323二者均被使能。
接着，由于第一及第二延迟内部时钟信号intclk1及intclk2的上升沿每一个皆同步于外部时钟信号CLK的上升沿，因此第一及第二延迟内部时钟信号intclk1及intclk2的上升沿同步。
图5为在执行第一及第二延迟内部时钟信号intclk1及intclk2的延迟锁定之后一工作校正运作的波形图。
延迟线控制器321控制第一及第二延迟线322及323两者，并且加权控制器322基于第二比较信号pd2、第一延迟锁定信号1st_lock以及第二延迟锁定信号2nd_lock确定第二加权K。
第二相位检测器331确定第一及第二延迟内部时钟信号intclk1及intclk2中两个下降沿的哪一个领先另一个。如果第一延迟内部时钟信号intclk1的下降沿领先第二内部时钟信号intclk2的下降沿，则该第二比较信号变成逻辑高电平。另一方面，如果第二内部时钟信号intclk2的下降沿领先第一内部时钟信号intclk1的下降沿，则第二比较信号pd2变成逻辑低电平。
当第一及第二延迟锁定信号1st_lock及2nd_lock皆为逻辑高电平时，加权控制器332最后便会基于第二比较信号pd2确定第二加权K。
这里，当第一及第二延迟锁定信号1st_lock及2nd_lock皆为逻辑高电平；亦即，当第一及第二延迟内部时钟信号intclk1及intclk2被延迟锁定时，第一及第二延迟内部时钟信号intclk1及intclk2的上升沿被同步，但其下降沿并未被同步而具有外部时钟信号CLK所具有的一工作误差的一时间差。
之后，相位混合器333对第一及第二延迟内部时钟信号intclk1及intclk2执行一相位混合运作，以产生混合时钟信号mix_clk。由于第一及第二延迟内部时钟信号intclk1及intclk2的上升沿同步，因此混合时钟信号mix_clk的上升沿与第一及第二内部时钟信号intclk1及intclk2的上升沿同步。
然而，第一及第二延迟内部时钟信号intclk1及intclk2的下降沿并不同步。因此，为了使得混合时钟信号mix_clk具有50％的占空比，通过执行该相位混合运作应该会在第一及第二内部时钟信号intclk1及intclk2的下降沿之间发现一中段相位。图5所示的符号Δ代表一工作变化，其可在外部时钟信号CLK通过第一及第二延迟线322及323时产生。
一般来说，为了找出位于两个信号的上升沿或下降沿之间的一中段相位，一相位混合器会将一较大的加权应用于两个信号中具有领先相位的一个。
即，当第一及第二延迟锁定信号1st_lock及2nd_lock皆为逻辑高电平时，加权控制器332会将一较大的加权应用于第一及第二延迟内部时钟信号intclk1及intclk2中具有领先相位的一个，以响应第二比较信号pd2。
图6为加权控制器332的电路图。
如图所示，加权控制器332接收第二比较信号pd2、第一延迟锁定信号1st_lock、以及第二延迟锁定信号2nd_lock，以产生第一选择信号sel_1、第二选择信号sel_2、第一选择限制信号(select bar signal)sel_1b、以及第二选择限制信号sel_2b。这里，第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态根据第二比较信号pd2、以及第一及第二延迟锁定信号1st_lock及2nd_lock的逻辑状态而被确定。
第二加权K由第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态而被确定。
举例来说，如果第一及第二选择信号sel_1及sel_2处于逻辑高电平，而第一及第二选择限制信号sel_1b及sel_2b处于逻辑低电平，则第二加权K被设为0。
以下参阅图3至图7对加权控制器332的操作进行说明。
在第一例I中，在启始状态，当第一及第二延迟锁定信号1st_lock及2nd_lock处于逻辑低电平，第一及第二选择信号sel_1及sel_2处于逻辑高电平，而第一及第二选择限制信号sel_1b及sel_2b则处于逻辑低电平。在此情况下，加权控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态将加权值K设为0。
在第二例II中，当第一延迟锁定信号1st_lock处于逻辑高电平且第二延迟锁定信号2nd_lock处于逻辑低电平时，第一及第二选择信号sel_1及sel_2处于逻辑低电平，而第一及第二选择限制信号sel_1b及sel_2b会处于逻辑高电平。在这种情况下，加权控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态将加权值K设为1。
在第三例III中，当第一及第二延迟锁定信号1st_lock及2nd_lock皆处于逻辑高电平；亦即，当第一及第二内部时钟信号intclk1及intclk2的上升沿同步时，则加权值K由第二比较信号pd2的逻辑状态确定。
在这种情况下，如果第二比较信号pd2位于逻辑高电平；亦即，如果第一内部时钟信号intclk1的下降沿领先第二内部时钟信号intclk2的下降沿，则第一选择信号sel_1及第二选择限制信号sel_2b处于逻辑低电平，而第二选择信号sel_2及第一选择限制信号sel_1b处于逻辑高电平。结果，加权控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态将加权值K设为1/3。
另一方面，如果第二比较信号pd2处于逻辑低电平；亦即，如果第一内部时钟信号intclk1的下降沿滞后第二内部时钟信号intclk2的下降沿，则第一选择信号sel_1及第二选择限制信号sel_2b处于逻辑高电平，而第二选择信号sel_2及第一选择限制信号sel_1b处于逻辑低电平。结果，加权控制器332会根据第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b的逻辑状态将加权值K设为2/3。
表格1简明地显示上述加权控制器332的运作。
表格1
图7为图3的相位混合器333的示意性的电路图。
如图所示，相位混合器333包括第一相位选择器710、第二相位选择器720、以及输出控制器730。
第一及第二内部时钟信号intclk1及intclk2分别被输入第一及第二相位选择器710及720。第一及第二相位选择器710及720的每一个分别包括多个相位混合器711至713及721至723，这里，第一及第二相位选择器710及720的每一个中所分别包含的单元相位混合器的数目可以大于3，以便于更为精细地调整加权值K。
每个单元相位混合器711、712、722、及723皆接收第二选择信号sel_2以及第二选择限制信号sel_2b；且每个单元相位混合器713及721则皆接收第一选择信号sel_1以及第一选择限制信号sel_1b。
当第一及第二内部时钟信号intclk1及intclk2的上升沿同步且第一内部时钟信号intclk1的下降沿滞后第二内部时钟信号intclk2的下降沿时，第一选择信号sel_1以及第二选择限制信号sel_2b处于逻辑高电平，而第二选择信号sel_2以及第一选择限制信号sel_1b处于逻辑低电平。因此，单元相位混合器713、722、以及723被使能，在此时刻，被使能的单元相位混合器713、722、以及723被作为反相器操作，接着，一1/3的加权被应用至第一内部时钟信号intclk1而一2/3的加权被应用至第二内部时钟信号intclk2。
即，由于第二内部时钟信号intclk2的下降沿领先第一内部时钟信号intclk1的下降沿，因此第二相位选择器720被使能的单元相位混合器比第一相位选择器710的多，以便将一比应用至第一时钟信号intclk1的加权更大的加权应用至第二内部时钟信号intclk2。因此，便可在第一及第二内部时钟信号intclk1及intclk2的下降沿之间发现一中段相位。
在此同时，通过控制单元相位混合器711至713、以及721至723中每个所包含的一晶体管的尺寸，可以产生接近0.5的加权值。
当半导体存储装置处于断电模式以降低功率消耗时，输出控制器730会基于一断电模式信号pwrdn而不输出混合时钟信号mix_clk。这里，当半导体存储装置处于断电模式时，断电模式信号pwrdn会被激活作为逻辑高电平。
图8为单元相位混合器711至713、以及721至723的示意性电路图。
如图所示，每个单元相位混合器711至713、以及721至723皆包括第一及第二p-沟道金属氧化物半导体(PMOS)晶体管P1及P2，且还包括一第一及一第二n-沟道金属氧化物半导体(NMOS)晶体管N1及N2。
第一PMOS晶体管P1连接于一电源电压VDD以及第二PMOS晶体管P2之间，且第一PMOS晶体管P1的栅极接收第一及第二内部时钟信号intclk1及intclk2中的一个。
第二PMOS晶体管P2连接于第一PMOS晶体管P1以及第二NMOS晶体管N2之间，且第二PMOS晶体管P2的栅极接收第一及第二选择信号sel_1及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b中的一个。
第一NMOS晶体管N1连接于第二NMOS晶体管N2和接地电压VSS之间，且第一NMOS晶体管N1的栅极接收第一及第二内部时钟信号intclk1及intclk2中的一个。
第二NMOS晶体管N2连接于第二PMOS晶体管P2以及第一NMOS晶体管N1之间，且第二NMOS晶体管N2的栅极接收第一及第二选择信号sel_l及sel_2、以及第一及第二选择限制信号sel_1b及sel_2b中的一个。
图9为根据本发明第二实施例的延迟锁定环的方块图。
如图所示，该DLL包括第一时钟缓冲器910、第二时钟缓冲器920、第三时钟缓冲器970、延迟线单元930、工作误差控制单元940、延迟模组单元950、以及第一相位检测器960。
第一时钟缓冲器910通过一非反相端接收一外部时钟信号CLK、并通过一反相端接收外部时钟信号CLK的反相信号，即一外部时钟限制信号CLKB，以通过缓冲外部时钟信号CLK及外部时钟限制信号CLKB输出第一上升沿时钟信号rclk1。
第二时钟缓冲器920通过一反相端接收一外部时钟信号CLK、并通过一非反相端接收外部时钟限制信号CLKB，以通过缓冲外部时钟信号CLK及外部时钟限制信号CLKB而输出第二上升沿时钟信号rclk2。
延迟线单元930接收第一及第二上升沿时钟信号rclk1及rclk2、以及第一比较信号pd1，以输出第一延迟内部时钟信号intclk1、第二延迟内部时钟信号intclk2、第一延迟锁定信号1st_lock、以及第二延迟锁定信号2nd_lock。
延迟线单元930包括第一延迟线932、第二延迟线933、延迟线控制器931、以及锁定检测器934。
延迟线控制器931接收第一比较信号pd1、以及第一及第二延迟锁定信号1st_lock及2nd_lock，以产生第一延迟线控制信号ctr1以及第二延迟线控制信号ctr2。这里，第一延迟线控制信号ctr1以及第二延迟线控制信号ctr2分别用以控制第一及第二延迟线932及933的延迟量。
第一延迟线932接收第一上升沿时钟信号rclk1，以便通过根据第一延迟线控制信号ctr1将第一上升沿时钟信号rclk1延迟一预定延迟时间而产生第一延迟内部时钟信号intclk1。
同样地，第二延迟线933接收第二上升沿时钟信号rclk2，以便根据第二延迟线控制信号ctr2将上升沿时钟信号rclk2延迟一预定延迟时间以产生第二延迟内部时钟信号intclk2。
锁定检测器934接收第一比较信号pd1以确定第一及第二延迟内部时钟信号intclk1及intclk2是否被延迟锁定，用以产生第一及第二延迟锁定信号1st_lock及2nd_lock。
工作误差控制单元940接收来自于延迟线单元930的第一及第二延迟内部时钟信号intclk1及intclk2以及第一及第二延迟锁定信号1st_lock及2nd_lock，以便通过混合第一及第二内部时钟信号intclk1及intclk2的相位而产生一混合时钟信号mix_clk。这里，工作误差控制单元940比较第一延迟内部时钟信号intclk1的相位以及第二延迟内部时钟信号intclk2的相位，并基于该比较结果将第一加权1-K以及第二加权K分别应用于第一及第二延迟内部时钟信号intclk1及intclk2，以校正第一及第二延迟内部时钟信号intclk1及intclk2的占空比。
这里，第二加权K大于或等于0且小于或等于1。第一加权1-K通过1减去第二加权K而获得。
工作误差控制单元940包括相位混合器943、加权控制器942、以及第二相位检测器941。
第二相位检测器941接收第一及第二延迟内部时钟信号intclk1及intclk2的反相信号，并确定第一及第二延迟内部时钟信号intclk1及intclk2中哪一个的下降沿领先另一个，以产生第二比较信号pd2。
加权控制器942基于第一及第二延迟锁定信号1st_lock及2nd_lock以及第二比较信号pd2而控制第一及第二加权1-K及K。
延迟模组单元950使混合时钟信号mix_clk延迟一预定延迟时间，以输出该延迟信号作为一反馈时钟信号fbclk。这里，延迟模组单元950的该预定延迟时间与当外部时钟信号CLK通过该DLL时产生的延迟时间相等。
第一相位检测器960接收外部时钟信号CLK以及反馈时钟信号fbclk，并比较外部时钟信号CLK和反馈时钟信号fbclk的相位，以产生第一比较信号pd1。
第三时钟缓冲器970缓冲混合时钟信号mix_clk，以输出该缓冲信号作为一延迟锁定时钟信号DLL_clk。
如上所述，除了第一及第二延迟线932及933分别接收两个不同的时钟信号，即第一及第二上升沿时钟信号rclk1及rclk2之外，图9中所示DLL的结构及运作与图3中所示DLL的完全相同。此外，由于第二上升沿时钟信号rclk2是第一上升沿时钟信号rclk1的反相信号，因此第二延迟线933在其输出端并不具有一反相单元，亦即，第二延迟线933并不会将其输出信号反相以产生第二延迟内部时钟信号intclk2。
图10为根据本发明第三实施例的延迟锁定环的方块图。
如图所示，该DLL包括第一时钟缓冲器1010、第二时钟缓冲器1060、延迟线单元1020、工作误差控制单元1030、延迟模组单元1040、以及第一相位检测器1050。
第一时钟缓冲器1010接收一外部时钟信号CLK及其反相信号，即一外部时钟限制信号CLKB，以通过缓冲该外部时钟信号CLK及外部时钟限制信号CLKB而输出一上升沿时钟信号rclk。
延迟线单元1020接收上升沿时钟信号rclk、以及第一比较信号pd1，以输出第一延迟内部时钟信号intclk1、第二延迟内部时钟信号intclk2、第一延迟锁定信号1st_lock、以及第二延迟锁定信号2nd_lock。
延迟线单元1020包括第一延迟线1022、第二延迟线1023、延迟线控制器1021、以及锁定检测器1024。
延迟线控制器1021接收第一比较信号pd1、第一及第二延迟锁定信号1st_lock及2nd_lock，以产生第一延迟线控制信号ctr1以及第二延迟线控制信号ctr2。这里，第一延迟线控制信号ctr1以及第二延迟线控制信号ctr2分别用以控制第一及第二延迟线1022及1023的延迟量。
第一延迟线1022接收上升沿时钟信号rclk，以通过根据第一延迟线控制信号ctr1将上升沿时钟信号rclk延迟一预定延迟时间而产生第一延迟内部时钟信号intclk1。
同样地，第二延迟线1023接收上升沿时钟信号rclk，以根据第二延迟线控制信号ctr2使上升沿时钟信号rclk延迟一预定延迟时间，并且接着使延迟的上升沿时钟信号rclk反相以产生第二延迟内部时钟信号intclk2。
锁定检测器1024接收第一比较信号pd1以确定第一及第二延迟内部时钟信号intclk1及intclk2是否被延迟锁定，用以产生第一及第二延迟锁定信号1st_lock及2nd_lock。
工作误差控制单元1030接收来自延迟线单元1020的第一及第二延迟内部时钟信号intclk1及intclk2以及第一及第二延迟锁定信号1st_lock及2nd_lock，以通过混合第一及第二内部时钟信号intclk1及intclk2的相位而产生一混合时钟信号mix_clk。这里，工作误差控制单元1030比较第一延迟内部时钟信号intclk1的相位以及第二延迟内部信号intclk2的相位，并基于该比较结果将第一加权1-K以及第二加权K分别应用于第一及第二延迟内部时钟信号intclk1及intclk2，以校正第一及第二延迟内部时钟信号intclk1及intclk2的占空比。
这里，第二加权K大于或等于0且小于或等于1。第一加权1-K通过1减去第二加权K而获得。
工作误差控制单元1030包括相位混合器1033、加权控制器1032、以及第二相位检测器1031。
第二相位检测器1031接收第一及第二延迟内部时钟信号intclk1及intclk2的反相信号，并确定第一及第二延迟内部时钟信号intclk1及intclk2中哪一个的下降沿领先另一个，以产生第二比较信号pd2。
加权控制器1032基于第一及第二延迟锁定信号1st_lock及2nd_lock以及第二比较信号pd2而控制第一及第二加权1-K及K。
延迟模组单元1040使混合时钟信号mix_clk延迟一预定延迟时间，以输出该延迟信号作为一反馈时钟信号fbclk。这里，所述延迟模组单元1040的预定延迟时间等于在外部时钟信号CLK通过该DLL时产生的延迟时间。
第一相位检测器1050接收上升沿时钟信号rclk以及反馈时钟信号fbclk，并比较该上升沿时钟信号rclk和反馈时钟信号fbclk的相位，以产生第一比较信号pd1。
第二时钟缓冲器1060缓冲混合时钟信号mix_clk，以输出该缓冲信号作为一延迟锁定时钟信号DLL_clk。
如上所述，除了第一相位检测器1050接收上升沿时钟信号rclk而不是接收外部时钟信号CLK之外，图10中所示DLL的结构及运作与图3中所示DLL的完全相同。因此，第一相位检测器1050的延迟量应该不同于第一相位检测器350的延迟量，并且第一相位检测器1050的延迟量为本专业技术人员所熟知。
如上所述，本发明的DLL可以在不使用传统DLL所包括的三个块，即相位混合器、延迟模组单元及相位检测器的情形下操作。因此，本发明的DLL能够降低功率损耗，且DLL的尺寸亦能够减小。因此，可增加净得晶粒(net die)的数量。
此外，由于外部时钟信号通过一单个反馈回路以产生一延迟锁定时钟信号，因此传统DLL中由于两个反馈回路之间所具有的延时差所造成的误差亦不会发生在本发明的DLL中。
本申请包括涉及于2003年10月29日向韩国专利局所提出的韩国申请2003-75939的主题，这里参考引用其全部内容。
即使关于以上特定实施例对本申请进行了描述，然而对于本专业技术人员来说很明显，可在不脱离如以下权利要求所限定的本发明的精神和范围的情况下进行不同的修改和变型。
图标符号说明110缓冲器120延迟线单元121第一控制器122第一延迟线123第二控制器124第二延迟线130工作误差控制器131第一相位检测器132混合器控制器133第一相位混合器134第二相位混合器140第一延迟模组单元150第一直接相位检测器160第二延迟模组单元170第二直接相位检测器310第一时钟缓冲器
320延迟线单元321延迟线控制器322第一延迟线323第二延迟线324锁定检测器330工作误差控制单元331第二相位检测器332加权控制器333相位混合器340延迟模组单元350第一相位检测器360第二时钟缓冲器710第一相位选择器711相位混合器712相位混合器713相位混合器720第二相位选择器721相位混合器722相位混合器723相位混合器730输出控制器910第一时钟缓冲器920第二时钟缓冲器930延迟线单元931延迟线控制器932第一延迟线933第二延迟线
934锁定检测器940工作误差控制单元941第二相位检测器942加权控制器943相位混合器950延迟模组单元960第一相位检测器970第三时钟缓冲器1010 第一时钟缓冲器1020 延迟线单元1021 延迟线控制器1022 第一延迟线1023 第二延迟线1024 锁定检测器1030 工作误差控制单元1031 第二相位检测器1032 加权控制器1033 相位混合器1040 延迟模组单元1050 第一相位检测器1060 第二时钟缓冲器ext_clk外部时钟信号intclk1第一延迟内部时钟信号intclk2第二延迟内部时钟信号int_clk第一工作控制时钟信号intclk2’ 第二工作控制时钟信号iclk1 第一补偿时钟信号
iclk2第二补偿时钟信号CLK 外部时钟信号CLKB 外部时钟限制信号rclk 上升沿时钟信号rclk1第一上升沿时钟信号rclk2第二上升沿时钟信号pd1 第一比较信号pd2 第二比较信号1st_lock 第一延迟锁定信号2nd_lock 第二延迟锁定信号ctr1 第一延迟线控制信号ctr2 第二延迟线控制信号mix_clk 混合时钟信号1-K 第一加权K第二加权fbclk反馈时钟信号DLL_clk 延迟锁定时钟信号sel_1第一选择信号sel_2第二选择信号sel_1b 第一选择限制信号sel_2b 第二选择限制信号P1 第一p-信道金属氧化物半导体晶体管P2 第二p-信道金属氧化物半导体晶体管N1 第一n-沟道金属氧化物半导体晶体管N2 第二n-沟道金属氧化物半导体晶体管VDD 电源电压VSS 接地电压
权利要求
1.一种能够校正时钟信号的占空比的延迟锁定环(DLL)，包括时钟缓冲器，其接收一外部时钟信号以输出一上升沿时钟信号；延迟装置，用于基于一第一比较信号延迟该上升沿时钟信号，以产生第一内部时钟信号、第二内部时钟信号、第一延迟锁定信号、以及第二延迟锁定信号；工作校正装置，其接收该第一及该第二内部时钟信号和该第一及该第二延迟锁定信号，并通过校正该外部时钟信号的占空度而产生一延迟锁定时钟信号；以及时钟反馈单元，其接收该延迟锁定时钟信号及该外部时钟信号，以产生该第一比较信号。
2.如权利要求1所述的延迟锁定环，其中所述时钟反馈单元包括延迟模组单元，其将该延迟锁定时钟信号延迟一预定延迟时间，以产生一反馈时钟信号；以及第一相位检测器，其接收该外部时钟信号及该反馈的时钟信号，以通过比较该外部时钟信号与该反馈的时钟信号的相位产生所述第一比较信号。
3.如权利要求2所述的延迟锁定环，其中所述延迟装置包括延迟线控制器，其接收该第一比较信号和该第一及该第二延迟锁定信号，以产生一第一延迟线控制信号及一第二延迟线控制信号；第一延迟线，其基于该第一延迟线控制信号延迟该上升沿时钟信号，以产生该第一内部时钟信号；第二延迟线，其基于该第二延迟线控制信号延迟该上升沿时钟信号，并将被延迟的上升沿时钟信号反相，以产生该第二内部时钟信号；以及锁定检测器，其接收该第一比较信号，并基于该第一比较信号确定该第一及该第二延迟线是否被延迟锁定，以产生该第一及该第二延迟锁定信号。
4.如权利要求3所述的延迟锁定环，其中所述工作校正装置包括第二相位检测器，其接收所述第一及所述第二内部时钟信号的反相信号，并确定所接收的哪一个信号的下降沿领先另一个，以产生第二比较信号；加权控制器，其接收该第二比较信号和该第一及该第二延迟锁定信号，以产生一加权值；以及相位混合器，其接收该第一及该第二内部时钟信号，并通过混合相位将该加权值应用至该第二内部时钟信号以及将一第二加权值应用至该第一内部时钟信号，以产生该延迟锁定时钟信号，其中所述第二加权值为1减去该加权值的一值。
5.如权利要求4所述的延迟锁定环，其中所述加权值包括第一选择信号、第二选择信号、第一选择限制信号、以及第二选择限制信号。
6.如权利要求5所述的延迟锁定环，其中所述加权值基于所述第一选择信号、所述第二选择信号、所述第一选择限制信号、所述第二选择限制信号、以及所述第二比较信号的逻辑状态而被确定。
7.如权利要求6所述的延迟锁定环，其中所述相位混合器包括第一相位选择器，用于基于该第一及该第二选择信号和该第一及该第二选择限制信号校正该第一内部时钟信号的相位；以及第二相位选择器，用于基于该第一及该第二选择信号和该第一及该第二选择限制信号校正该第二内部时钟信号的相位。
8.如权利要求7所述的延迟锁定环，其中所述第一相位选择器包括多个单元相位混合器，每个该单元相位混合器接收所述第一及所述第二选择信号或所述第一及所述第二选择限制信号。
9.如权利要求8所述的延迟锁定环，其中，所述多个单元相位混合器的每个包括第一PMOS晶体管，其源极与栅极分别连接于一电源电压和所述第一及所述第二内部时钟信号其中之一；第二PMOS晶体管，其源极与栅极分别连接于所述第一PMOS晶体管的漏极和所述第一及第二选择信号和所述第一及所述第二选择限制信号其中之一；第一NMOS晶体管，其源极与栅极分别连接于一接地电压以及所述第一及所述第二内部时钟信号其中之一；以及第二NMOS晶体管，其源极与栅极分别连接于该第二PMOS晶体管的漏极以及该第一及第二选择信号和该第一及该第二选择限制信号其中之一。
10.一种能够校正时钟信号的占空比的延迟锁定环，包括时钟缓冲器，其接收一外部时钟信号以输出一上升沿时钟信号；延迟装置，用于基于一第一比较信号延迟该上升沿时钟信号，以产生一第一内部时钟信号、一第二内部时钟信号、一第一延迟锁定信号、以及一第二延迟锁定信号；工作校正装置，用于接收该第一及该第二内部时钟信号和该第一及该第二延迟锁定信号，并通过校正该外部时钟信号的占空度而产生一延迟锁定时钟信号；以及时钟反馈单元，用于接收该延迟锁定时钟信号及该上升沿时钟信号，以产生该第一比较信号。
11.如权利要求10所述的延迟锁定环，其中所述时钟反馈单元包括延迟模组单元，其将所述延迟锁定时钟信号延迟一预定延迟时间，以产生一反馈的时钟信号；以及第一相位检测器，其接收所述上升沿时钟信号及所述反馈时钟信号，以通过比较所述外部时钟信号及该反馈时钟信号的相位产生所述第一比较信号。
12.如权利要求11所述的延迟锁定环，其中所述延迟装置包括延迟线控制器，其接收所述第一比较信号和所述第一及该第二延迟锁定信号，以产生一第一延迟线控制信号及一第二延迟线控制信号；第一延迟线，其基于该第一延迟线控制信号延迟该上升沿时钟信号，以产生该第一内部时钟信号；第二延迟线，其基于该第二延迟线控制信号延迟该上升沿时钟信号，并将被延迟的该上升沿时钟信号反相，以产生该第二内部时钟信号；以及锁定检测器，其接收该第一比较信号，并基于该第一比较信号确定该第一及该第二延迟线是否被延迟锁定，以产生该第一及该第二延迟锁定信号。
13.如权利要求12所述的延迟锁定环，其中所述工作校正装置包括第二相位检测器，其接收所述第一及所述第二内部时钟信号的反相信号，并确定被接收的信号中哪个的下降沿领先另一个，以产生一第二比较信号；加权控制器，其接收该第二比较信号和该第一及该第二延迟锁定信号，以产生一加权值；以及相位混合器，其接收该第一及该第二内部时钟信号，并通过混合相位将该加权值应用至该第二内部时钟信号和将一第二加权值应用至该第一内部时钟信号，以产生该延迟锁定时钟信号，其中该第二加权值为1减去该加权值的一值。
14.如权利要求13所述的延迟锁定环，其中该加权值包括第一选择信号、第二选择信号、第一选择限制信号、以及第二选择限制信号。
15.如权利要求14所述的延迟锁定环，其中所述加权值基于所述第一选择信号、所述第二选择信号、所述第一选择限制信号、所述第二选择限制信号、以及所述第二比较信号的逻辑状态而被确定。
16.如权利要求15所述的延迟锁定环，其中所述相位混合器包括第一相位选择器，其基于所述第一及所述第二选择信号和所述第一及所述第二选择限制信号校正所述第一内部时钟信号的相位；以及第二相位选择器，其基于所述第一及所述第二选择信号和所述第一及所述第二选择限制信号校正所述第二内部时钟信号的相位。
17.如权利要求16所述的延迟锁定环，其中所述第一相位选择器包括多个单元相位混合器，每个该单元相位混合器接收所述第一及所述第二选择信号或所述第一及所述第二选择限制信号。
18.如权利要求17所述的延迟锁定环，其中所述多个单元相位混合器的每一个包括第一PMOS晶体管，其源极与栅极分别连接于一电源电压以及所述第一及所述第二内部时钟信号之一；第二PMOS晶体管，其源极与栅极分别连接于所述第一PMOS晶体管的漏极以及所述第一及所述第二选择信号和所述第一及所述第二选择限制信号其中之一；第一NMOS晶体管，其源极与栅极分别连接于一接地电压以及所述第一及所述第二内部时钟信号其中之一；以及第二NMOS晶体管，其源极与栅极分别连接于所述第二PMOS晶体管的漏极以及所述第一及所述第二选择信号和所述第一及所述第二选择限制信号其中之一。
19.一种能够校正时钟信号的占空比的延迟锁定环，包括第一时钟缓冲器，其接收一外部时钟信号以输出一第一上升沿时钟信号；第二时钟缓冲器，其接收该外部时钟信号以输出一第二上升沿时钟信号；延迟装置，用于基于一第一比较信号延迟该上升沿时钟信号，以产生第一内部时钟信号、第二内部时钟信号、第一延迟锁定信号、以及第二延迟锁定信号；工作校正装置，用于接收所述第一及所述第二内部时钟信号和所述第一及所述第二延迟锁定信号，并通过校正所述外部时钟信号的占空度而产生一延迟锁定时钟信号；以及时钟反馈单元，其接收所述延迟锁定时钟信号及所述外部时钟信号，以产生所述第一比较信号。
20.如权利要求19所述的延迟锁定环，其中所述第二上升沿时钟信号为所述第一上升沿时钟信号的反相信号。
21.如权利要求20所述的延迟锁定环，其中所述时钟反馈单元包括延迟模组单元，其将所述延迟锁定时钟信号延迟一预定延迟时间，以产生一反馈时钟信号；以及第一相位检测器，其接收所述外部时钟信号及所述反馈时钟信号，以通过比较该外部时钟信号及该反馈时钟信号的相位产生所述第一比较信号。
22.如权利要求21所述的延迟锁定环，其中所述延迟装置包括延迟线控制器，其接收所述第一比较信号和所述第一及所述第二延迟锁定信号，以产生一第一延迟线控制信号及一第二延迟线控制信号；第一延迟线，其基于该第一延迟线控制信号延迟所述上升沿时钟信号，以产生所述第一内部时钟信号；第二延迟线，其基于该第二延迟线控制信号延迟所述上升沿时钟信号，以产生所述第二内部时钟信号；以及锁定检测器，其接收所述第一比较信号，并基于该第一比较信号确定所述第一及所述第二延迟线是否被延迟锁定，以产生所述第一及所述第二延迟锁定信号。
23.如权利要求22所述的延迟锁定环，其中所述工作校正装置包括第二相位检测器，其接收所述第一及所述第二内部时钟信号的反相信号，并确定被接收的信号中哪个的下降沿领先另一个，以产生一第二比较信号；加权控制器，其接收所述第二比较信号和所述第一及所述第二延迟锁定信号，以产生一加权值；以及相位混合器，其接收所述第一及所述第二内部时钟信号，并通过混合将该加权值应用至所述第二内部时钟信号的相位和将一第二加权值应用至所述第一内部时钟信号的相位，以产生所述延迟锁定时钟信号，其中所述第二加权值为从1中减去该加权值的一值。
24.如权利要求23所述的延迟锁定环，其中所述加权值包括第一选择信号、第二选择信号、第一选择限制信号、以及第二选择限制信号。
25.如权利要求24所述的延迟锁定环，其中所述加权值基于所述第一选择信号、所述第二选择信号、所述第一选择限制信号、所述第二选择限制信号、以及所述第二比较信号的逻辑状态而被确定。
26.如权利要求25所述的延迟锁定环，其中所述相位混合器包括第一相位选择器，用于基于所述第一及所述第二选择信号和所述第一及所述第二选择限制信号校正所述第一内部时钟信号的相位；以及第二相位选择器，用于基于所述第一及所述第二选择信号和所述第一及所述第二选择限制信号校正所述第二内部时钟信号的相位。
27.如权利要求26所述的延迟锁定环，其中所述第一相位选择器包括多个单元相位混合器，每个该单元相位混合器接收所述第一及所述第二选择信号或所述第一及所述第二选择限制信号。
28.如权利要求27所述的延迟锁定环，其中所述多个单元相位混合器的每一个包括第一PMOS晶体管，其源极与栅极分别连接于一电源电压以及所述第一及所述第二内部时钟信号其中之一；第二PMOS晶体管，其源极与栅极分别连接于所述第一PMOS晶体管的漏极以及所述第一及所述第二选择信号和所述第一及所述第二选择限制信号其中之一；第一NMOS晶体管，其源极与栅极分别连接于一接地电压以及所述第一及所述第二内部时钟信号其中之一；以及第二NMOS晶体管，其源极与栅极分别连接于所述第二PMOS晶体管的漏极和所述第一及所述第二选择信号以及所述第一及所述第二选择限制信号其中之一。
全文摘要
一种能够校正时钟信号的占空比的延迟锁定环(DLL)，包括一时钟缓冲器，其接收一外部时钟信号以输出一上升沿时钟信号；一延迟单元，用于基于一第一比较信号延迟该上升沿时钟信号，以产生一第一内部时钟信号、一第二内部时钟信号、一第一延迟锁定信号、以及一第二延迟锁定信号；一工作校正单元，用于接收该第一及该第二内部时钟信号和该第一及该第二延迟锁定信号，并通过校正该外部时钟信号的占空度而产生一延迟锁定时钟信号；以及一时钟反馈单元，用于接收该延迟锁定时钟信号及该外部时钟信号，以产生该第一比较信号。
文档编号H03L7/087GK1612266SQ20041008661
公开日2005年5月4日 申请日期2004年10月29日 优先权日2003年10月29日
发明者郭钟太 申请人:海力士半导体有限公司