专利名称：高分辨率数字脉宽调变器及产生高分辨率脉宽调变信号的方法
技术领域：
本发明系相关于一种高分辨率数字脉宽调变器，以及亦相关于一种产生一已高分辨率脉宽调变信号的方法。
背景技术：
脉宽调变器系被用于驱动DC电源，以及在一特殊的切换周期内提供一开启时间以及一关闭时间，而脉宽调变乃是藉由改变该开启时间对上该关闭时间的比率而加以实现，当驱动DC电源时，一延长的开启时间系会为输出电压提供一较大的算术平均数值，并且，因此而提供一较大的输出电流，此外，脉宽调变的信号系亦可以被用于信息传输、或是在汽车技术中构成引擎控制器。
在一相似的设计中，一脉宽调变的信号则是可以藉由比较一处于一固定频率之三角波电压与一变量DC控制电压而加以产生，若是该控制电压系大于该三角波电压之瞬时数值时，则，举例而言，一高信号系会出现在会比较该控制电压与该三角波之该瞬时数值的一比较器的输出端，再者，若是该三角波电压的该瞬时数值上升超过该控制电压时，则该比较器系会提供一低信号，因此，该开启的持续期间系会取决于处在该三角波电压所决定之一固定频率的该DC控制电压。
专利文件US 6,064,259，举例而言，系叙述一用于一脉宽调变器的电路配置，在其中，一三角波电压产生器以及一比较器系会被用以产生一脉宽调变的信号，而该信号则会被供给至会延迟该信号之上升、或下降时钟边缘的一可程序化延迟路径。
在文件US 2002/0118055 A1中，其系叙述一自数字信号产生脉宽调变之信号的系统，其中，该等数字信号系使用上升、或下降信号边缘来定义脉冲的起始以及结束，并且系被按照路径地发送至一边缘脉冲转换器。
第1图系显示数字设计的一脉宽调变器单元，该数字脉宽调变器单元D系具有一计数器Z，以用于接收一时钟信号clk，而该计数器的输出端则会被耦接至一第一比较器K1以及耦接至一第二比较器K2，以及该等比较器K1，K2系会控制一RS正反器(flip-flop)FF的Set以及Reset输入端，且该RS正反器FF系会于输出端处提供一脉宽调变的信号Z1，再者，该第一比较器系会对该计数器信号以及用于该计数器的一起始数值，举例而言，零，进行比较，并且，系会将一Set信号提供至该正反器FF，而该第二比较器K2则是会对该计数器信号以及(具有与该计数器相同之位长度P的)一数字控制信号CT进行比较，并且，系会在应于该控制信号CT的该计数器数值超过时，将一Reset信号提供至该正反器FF，因此，基于习知技术的该数字脉宽调变器D系会在输出端提供脉宽系为该时钟信号clk之该时钟周期的一倍数的一脉宽调变的信号Z1，而在此例子中，该倍数乃是藉由具有一P位长度的控制信号所加以指定。
在基于习知技术而数字控制脉宽调变器的例子中，该脉宽调变之信号的该脉宽系仅有可能与该时钟频率一致，且一获得增加的分辨率，举例而言，系仅可以在一已内部倍增的时钟频率时才能达成，然而，一增加的时钟却并非总是能获得，并且，其系必须要在该时钟频率时操作，以作为基本单元，再者，若是具有一过度低之分辨率，亦即，在可控制脉宽之间之太过量化，的数字脉宽调变器系被用于控制回路中时，则此系可能会导致在控制回路中的次谐波(subharmonic)振荡并且可能会增加不稳定性，若是仅具有一低分辨率之数字脉宽调变器系被使用作为数字/模拟转换器时，则此系会造成严重的信号噪声。
一用于一数字脉宽调变器的电路配置系叙述于B.Patellta，A.Prodic，A.Zirger and D.Maksimovic，“High-frequency digitalcontroller IC for DC-DC converters”，IEEE Transactions onPower Electronics，January 2003之中，在此例子中，包括作用为延迟级(delay stage)之可重设正反器的一环状振荡器系会产生一系统时钟信号，而该等已延迟、或已相移至变化程度(varying degrees)的时钟信号系会藉由一多任务器而在该等正反器、或该等延迟级之间进行分接(tapped off)，并且，系会按照路径地被发送至一逻辑电路，其中，该逻辑电路系会使用一RS正反器，以自(已经产生之)该系统时钟以及自该等已相移之时钟信号产生脉宽调变的信号。
再者，在一时钟周期系藉由被使用于该环状振荡器中之该正反器的特性而加以预先决定的例子中，此型态的一电路配置系会使得具有可以依照该等正反器之该等延迟时间而于部分该系统时钟周期中进行改变之脉宽的脉宽调变操作成为可能。
然而，该等正反器、或延迟级的该固定设计，以及在该等脉宽调变器本身中之该时钟信号的产生，系会使得当具有恰好一个系统时钟时，与一个外部时钟信号的同步成为可能，此外，每个延迟级的该延迟时间，以及因此该系统时钟，系会取决于在该操作温度中，在该供给电压中的波动、或是取决于在生产期间的晶体管参数，而此系会导致在相邻电信电路部分中，举例而言，在被用于复数个频带(双频、或三频电路)中的移动电路中，的混合频率产品，另外，在解调变之后，该等混合频率产品系会于有用的信号中(举例而言，在一声音信号中)产生干扰声音的噪声，再者，在数字控制回路中，一低的系统时钟率系会产生该控制回路之传递功能的一较大相位旋转(phaserotation)，以及因此，该控制回路的一较小相位边缘，而此系会减少衰减，并且，可能因此在该控制回路中造成不想要的自然振荡，然而，在基于习知技术的电路配置中，高时钟频率却仅能较不利地藉由硬件改变或新的发展来达成，因此，系需要一用于脉宽调变的装置，且该装置系会以一稳定的方式而操作于高以及变量(外部)时钟频率。
文件US 5,428,321、或US 5,638,017系亦叙述在一指定至频率处延迟外部时钟信号、并将其按照路线地发送至正反器装置的系统，在此例子中，该延迟时间系必须要分别地藉由使用该所施加之时钟频率的电路系统而加以决定。
因此，本发明的一目的系在于，提供一高分辨率数字脉宽调变器，以及一种用于产生一已高分辨率脉宽调变之信号的方法，其中，该调变器系可以被用于各式的外接时钟频率，以及系对该操作温度、供给电压、或生产参数中之波动为坚实的。
根据本发明，此目的系藉由一种具有权利要求1之特征的高分辨率数字脉宽调变器，以及藉由一种具有权利要求21之特征的产生一已高分辨率脉宽调变之信号的方法而加以达成。
发明内容
一高分辨率数字脉宽调变器系加以提供，而该调变器系具有一数字脉宽调变器单元，以用于接收具有一时钟周期T的一时钟信号，以及用于接收一位长度P＝M+N之数字控制信号的前M个位，以产生脉宽为该时钟周期T之一整数倍数的一第一脉宽调变的中间信号，再者，该数字脉宽调变器系亦具有一可程序化信号延迟路径，以用于以该数字控制信号的其次N个位作为基础、并藉由一可程序化信号延迟时间Δt而延迟该第一中间信号，以及用于输出至少一第二脉宽调变的中间信号，而该时钟信号的该信号延迟时间Δt以及该时钟周期T系具有一固定的比率，此外，系提供有一逻辑电路，以用于逻辑地结合以及输出该等中间信号，以形成一脉宽调变的输出信号。
本发明用于产生一高分辨率脉宽调变之信号的方法系包括下列步骤(a)接收具有一时钟周期T的一时钟信号；(b)产生一第一脉宽调变的中间信号，而其脉宽系为该时钟周期T的一倍数；(c)决定一信号延迟时间Δt，以使得该延迟时间的一倍数相等于(d)藉由将该第一中间信号延迟该特定之信号延迟时间Δt而产生至少一第二中间信号；以及(e)逻辑地结合该第一中间信号以及该第二中间信号，以产生该脉宽调变信号。
本发明作为基础的想法系牵涉到自一脉宽调变器单元分支出一脉宽调变的信号，以及利用该最大延迟时间会精确地为一时钟周期的方式而对其进行延迟，而该延迟时间以该时钟信号之时钟周期作为基础的“同步化”、或控制，则是会使得在各式时钟频率操作本发明之高分辨率数字脉宽调变器成为可能。
该脉宽调变的分辨率系源自于在该信号延迟路径中之各式延迟时间之间的差异，然而，该最大延迟时间(其系由各式延迟级所组成)系总是精确地为一个时钟周期，此所具有的优点是，具有较一个时钟周期为短之时间的一间隔的脉宽系亦可以加以控制，此外，由于该同步化、或调节机制，所以，该高分辨率数字脉宽调变器系亦会对生产相关之波动、或对在影响该延迟路径之温度中的改变较不敏感。
在一较佳实施例中，该逻辑电路系为一OR栅极、或一正反器。
本发明之脉宽调变器的一另一较佳实施例系会提供一控制逻辑单元，以接收该时钟信号，以及将至少一调节信号、或控制信号提供至该信号延迟路径，而较具优势地是，该控制逻辑单元系使用该时钟信号来控制该延迟路径，而控制的方式为，在任意的环境中，举例而言，温度中之改变、电压波动、或在该时钟率中的波动，该等延迟时间对该时钟周期T的比率系总是为固定。
依照本发明之脉宽调变器的一另一较佳实施例，该信号延迟路径系具有藉由该调节信号、或控制信号而加以控制的可控制延迟级，而该等延迟级乃是利用一特别具有优势的方式而加以控制，该方式系为，至少一延迟级之该延迟时间Δt的一整数倍数会相等于该时钟信号的该时钟周期T、或是该等延迟级之该等延迟时间的总和会相等于该时钟信号的该周期持续期间T，若是该等延迟级系依照此较佳实施例而加以控制时，则该时钟信号的该等延迟时间以及该时钟周期T系总是会相关于彼此地具有相同的比率，以及该等延迟时间系可以依照该等延迟级的该等延迟时间而于任意阶段中受到控制。
在本发明的一另一实施例中，该等延迟级系加以串联连接，并且，该等第二中间信号系可以在该等延迟级之间进行分接，此外，较佳地是，该信号延迟路径系具有一多任务器，而该多任务器系会以该数字控制信号的该其次N个位作为基础、并透过该等第二中间信号的其中之一而切换至该逻辑电路，而其系尤其具有优势地是，若是系提供有恰巧2N-1个的延迟级的时候，这是因为用于该等N个位之代表空间系以最佳的可能方式而因此被转换成为延迟时间。
在本发明之脉宽调变器的一较佳实施例中，该控制逻辑单元系具有一延迟锁相回路，而该延迟锁相回路系较佳地包括串联连接且皆为相同设计的2N个可控制延迟级，再者，该延迟锁相回路系亦具有一相位检测器，其系会将该时钟信号与已经通过在该延迟锁相回路中之所有该等延迟级的该时钟信号进行比较，并会输出一比较结果至一滤波器，而该滤波器，较佳地，数字滤波器，系会较具优势地将该调节信号、或控制信号提供至在该延迟锁相回路中的该延迟级，以及在该延迟路径中的该等延迟等级，再者，使用一延迟锁相回路所具有的优点是，手段可以是必须为标准模块，以及依照本发明之高分辨率数字脉宽调变器之设计的简单连接系成为可能。
本发明系以在图式示意图形中所标示的示范性实施例作为参考而于之后进行更详尽的解释，其中第1图其显示基于习知技术的一脉宽调变器；
第2图其显示本发明之脉宽调变器之时钟、中间以及输出信号；第3图其显示本发明之脉宽调变器的一方块图；以及第4图其显示本发明脉宽调变器的一较佳实施例。
在所有图式的图形中，相同、或具有相同功能的组件，除非以其它的方式指明，系会被标示以相同的参考符号。
具体实施例方式
第2图系显示具有时钟周期T以及一第一脉宽调变之中间信号Z1的一时钟信号clk，且其中，该第一脉宽调变之中间信号的脉宽系为该时钟周期T的一倍数。根据本发明，该第一中间信号Z1乃是以习知技术作为基础而藉由一脉宽调变器单元D加以提供，再者，该第二中间信号Z2系产生自(已经藉由一延迟时间Δt而加以延迟的)该第一中间信号Z1，在此特殊的例子中，该时钟信号clk系会利用该延迟时间Δt正好恰巧为该时钟周期T之四分之一的方式，而被用以控制该延迟时间Δt，另外，举例而言，藉由一逻辑OR功能而逻辑结合该两个中间信号Z1以及Z2系会产生输出信号A，而该输出信号A系会具有相同于该第一中间信号Z1之该上升缘的一上升缘，并且，该输出信号A的下降缘系会相同于该第二中间信号Z2的该下降缘。
第3图系显示本发明之高分辨率调变器1的一方块图，其中，该调变器1系具有一第一输入端2，以用于接收位长度P＝M+N的一数字控制信号3，以及一第二输入端4，以用于接收该时钟信号clk，此外，系亦提供会接收该时钟信号clk以及该数字控制信号3之前M个位的一数字脉宽调变器单元D，且该数字脉宽调变器单元D系会于输出端提供一脉宽调变的中间信号Z1，而该脉宽调变之中间信号Z1则会由一可程序化延迟路径5所接收、藉由一可程序化延迟时间Δt而加以延迟、以及系可获得成为一第二中间信号Z2，其中，该可程序化延迟路径5系亦会接收该数字控制信号CT之其次N个位，并且，系会以此等N个位作为基础、且相关于该第二中间信号Z2地延迟该第一中间信号Z1，此外，系更进一步地提供会接收该时钟信号clk、并且会将一调节信号7提供至该可程序化信号延迟路径5以作为控制信号的一控制逻辑单元6，而一OR栅极8则是会接收该第一中间信号Z1以及该第二中间信号Z2，并且，系会结合此两个中间信号，以形成被供给至一输出端9的该输出信号A。
该控制逻辑单元6系会使用一控制信号7，以利用该延迟时间Δt会阶段地总计为最多至一个时钟周期的方式而控制该可程序化延迟路径5，而该数字控制信号3的该其次N个位则是会利用在零以及最多该时钟周期T之间的一延迟时间乃会依照该位结合而加以产生的方式，而控制该可程序化延迟路径5。
第4图系显示本发明之高分辨率数字脉宽调变器1的一较佳实施例，该高分辨率数字脉宽调变器1系具有一第一输入端2，以用于接收位长度P＝M+N的一数字控制信号3，该等最重要的M个位系作为一控制信号而按照路径地加以发送至一数字脉宽调变器单元D，而该数字控制信号3之最不重要的N个位则是作为一控制信号而按照路线地加以发送至一可程序化信号延迟路径。
此外，本发明之高分辨率数字脉宽调变器1系亦具有一第二输入端4，以用于接收一时钟信号clk，而该时钟信号clk系会按照路径地被发送至该数字脉宽调变器单元D，以及发送至一延迟锁相回路(DLL)61，在此，该DLL 61系被使用作为该可程序化延迟路径5的一控制逻辑单元，并且，系会输出一控制信号至该可程序化延迟路径5。
依照该数字控制信号3的该等前M个位，该数字脉宽调变器单元D系会提供一脉宽调变之中间信号Z1，以按照路线地加以发送至该可程序化路径5的一输入端10，而在一输出端11，该可程序化延迟路径5则是会提供相关于该数字脉宽调变器单元D所提供之该第一中间信号Z1而已经藉由一特别之延迟时间Δt进行延迟的一第二中间信号Z2。
该两个中间信号Z1，Z2系会藉由一OR栅极8而逻辑地加以结合，以形成一脉宽调变的输出信号A，而该输出信号A则是会被供给至本发明之该高分辨率数字脉宽调变器1的一输出端。
该可程序化延迟路径5系具有一多任务器12，而该多任务器系包括七个输入端21-27，以及串联连接于该可程序化延迟路径5之该输入端10以及该多任务器12之一第一输入端27之间的七个延迟级31-37，并且，该等延迟级31-37之间系提供有经由线路而被连接至该等剩余之六个输入端21-26的节点，所以，依照该数字控制信号3的该等最不重要的N个位，该多任务器12系会透过出现在其输入端21-27处之信号的其中之一，而切换至该可程序化路径5的该输出端11，以作为一第二中间信号Z2。
此外，该等可控制延迟级31-37乃是藉由该延迟锁相回路61所提供的一调整信号7而加以控制。
再者，该延迟锁相回路6系具有串联连接于一相位检测器13之一第一输入端14之间之八个相同的可控制延迟级41-48，而在该DLL 61之中的该相位检测器13则是会将通过所有该等延迟级41-48的该时钟信号Z3与被供给至该相位检测器13之一第二输入端的该未延迟时钟信号clk进行比较，并且，提供具有一比较结果Z4的输出16，而来自该相位检测器13的该输出信号Z4则是会按照路径地被发送至会将在一控制回路中之一模拟调整信号7恢复成在该延迟锁相回路6中之该等延迟级41-48的一计数器17。
此外，该调整信号7系会被耦接至在该可程序化延迟路径5之中的该等延迟级31-37，而在该可程序化延迟路径5中以及在该延迟锁相回路61中的该等延迟级31-37以及41-48系为相同的设计，举例而言，为延迟时间乃是藉由一控制电压而加以设定的可控制反相器的形式。在该高分辨率数字脉宽调变器1所呈现的本实施例中，该延迟锁相回路61所提供的该调节信号7系会被使用作为用于该等可控制延迟级31-37，41-48的一控制信号。
该时钟信号clk系会利用一延迟级31-37，41-48之该延迟时间Δt的一整数倍数系会相等于该时钟信号clk的该时钟周期T的方式，而被用以控制、或调节该可控制延迟路径5的该等延迟时间，在本实施例中，该延迟锁相回路61系会包含八个延迟级41-48，以通过该信号clk，并且，该信号clk系会作为一中间信号Z3而按照路线地被发送至该相位检测器13，其中，该相位检测器13系会一直将一信号Z4提供至加法器17，直到该延迟时钟信号Z3以及该时钟信号clk同相为止，而只要该等相位未相符，该加法器17就会一直将一上升调节信号7提供至该等延迟级41-48，如此结果是，该等延迟级的该等延迟时间Δt会被改变，是以，若是该时钟信号clk以及该中间信号Z3的该等相位系为相符时，则该DLL 61就会锁定该调节信号7的数值，以及因此该等延迟级31-37，41-48的该等延迟，现在，所有在该可程序化延迟路径5以及在该DLL 61中的该等延迟级31-37，41-48系会利用一延迟级31-37，41-48之该等延迟时间的一整数倍数会精确地相等于该时钟信号clk该时钟周期T的方式而加以设定。
在本发明的较佳实施例中，N＝3个位系为了驱动在该可程序化延迟路径5中之该多任务器12的目的而加以提供，因此，该脉宽调变系有可能一致于该时钟信号clk之该时钟周期T的八分之一，而因为被使用作为该控制逻辑单元的该延迟锁相回路61系会自动地适应被使用在该可程序化延迟路径5中之该等相同延迟级31-37的该延迟时间Δt，所以，此高分辨率脉宽调变系会独立于该时钟信号clk的该频率之外。
虽然本发明已于上述以一较佳实施例做为参考而加以解释，但却并不受限于此，而是可以进行多方面的修饰。
本发明并不受限于该延迟锁相回路61、或是该等可控制延迟级31-37，41-4 8的该特殊设计(显示于第4图)。
此外，在不需要脱离利用该未延迟时钟信号clk之自动调节的基本原则之下，被用以调节该等延迟级的该控制逻辑单元61系亦可以利用一替代的方式，举例而言，一相位锁相回路，而加以设计。
特别地是，该可程序化延迟路径系可以具有包括，举例而言，由一、或多个同步信号所控制的正反器的一缓存器链，而该同步、或调节信号乃是藉由一相位锁相回路所加以产生，在此例子中，该外部时钟信号系会通过该相位锁相回路，且该相位锁相回路的内部同步信号亦会按照路线地加以发送至该缓存器链。
该已延迟、或已相移的时钟信号系亦可以利用各种的方式，举例而言，利用一可重设的正反器，而与该原先的时钟信号进行结合。
特别地是，为了控制各式延迟时间以设定该脉宽的目的而将(具有P＝N+M个位之长度的)该控制信号3分开为最重要以及最不重要之位系亦可以利用一替代的方式而进行编码。
然而，本发明之脉宽调变器系总是可以被使用在各式的时钟频率，以及系对在操作温度、供给电压、或生产参数中之波动而言为坚实的。
参考符号列表clk clock signal 时钟信号P，M，N control bits 控制位Z counter 计数器D digital pulse width modulator unit 数字脉宽调变器单元K1，K2 comparators 比较器R，S set input，reset input 设定输入、重设输入FF flip-flop 正反器Z1-Z4 intermediate signals 中间信号A pulse width modulated output signal脉宽调变之信号T clock period 时钟周期Δt delay time 延迟时间1 high-resolution pulse width modulator 高分辨率脉宽调变器3 digital control signal 数字控制信号5 programmable delay path 可程序化延迟路径6 control logic unit 控制逻辑单元7 adjusting signal 调节逻辑单元8 logic circuit 逻辑信号12 multiplexer 多任务器13 phase detector 相位检测器17 filter 滤波器2，4，10，14，15，21，27 inputs 输入端9，11，16 outputs 输出端31-37，41-48 delays tages 延迟级61 delay locked loop 延迟锁相回路
权利要求
1.一种高分辨率数字脉宽调变器(1)，具有(a)一数字脉宽调变器单元(D)，其用于接收具有一时钟周期T的一时钟信号(clk)，以及用于接收一位长度P＝M+N的数字控制信号(3)的前M个位，以产生脉宽为该时钟周期T的一整数倍数的一第一脉宽调变中间信号(Z1)；(b)一可程序化信号延迟路径(5)，其用于以该数字控制信号(3)的其次N个位作为基础而藉由一可程序化信号延迟时间Δt来延迟该第一脉宽调变中间信号(Z1)，以及用于输出至少一第二脉宽调变中间信号(Z2)，而该时钟信号(clk)的信号延迟时间Δt以及时钟周期T具有一固定的比率；以及(c)一逻辑电路(8)，其用于逻辑地结合该等脉宽调变中间信号(Z1；Z2)以形成一脉宽调变输出信号(A)。
2.根据权利要求1所述的该脉宽调变器(1)，其中，该逻辑电路(8)系为一OR栅极。
3.根据权利要求1或2所述的该脉宽调变器(1)，其中，乃提供一控制逻辑单元(6)，其接收该时钟信号(clk)以及将作为控制信号的至少一调节信号(7)提供至该信号延迟路径(5)。
4.根据权利要求1至3其中之一所述的该脉宽调变器(1)，其中，该信号延迟路径(5)具有可控制的延迟级(31-37)。
5.根据权利要求4所述的该脉宽调变器(1)，其中，该调节信号(7)控制该等可控制的延迟级(31-37)。
6.根据权利要求4或5其中之一所述的该脉宽调变器(1)，其中，至少一该等延迟级(31-37)的该信号延迟时间Δt的一整数倍数乃等于该时钟信号(clk)的该时钟周期T。
7.根据权利要求4或5其中之一所述的该脉宽调变器(1)，其中，该等延迟级(31-37)的该等信号延迟时间Δt的总和等于该时钟信号(clk)的该时钟周期T。
8.根据权利要求4至7其中之一所述的该脉宽调变器(1)，其中，该等延迟级(31-37)乃串联连接，并且该等第二脉宽调变中间信号(2)可以在该等延迟级(31-37)之间进行分接。
9.根据权利要求8所述的该脉宽调变器(1)，其中，该信号延迟路径(5)具有一多任务器(12)，而该多任务器(12)以该数字控制信号(3)的该其次N个位作为基础而透过该等第二中间信号(Z2)的其一来切换至该逻辑电路(8)。
10.根据权利要求4至9其中之一所述的该脉宽调变器(1)，其中，其乃有2N-1个的延迟级(31-37)。
11.根据权利要求2至10其中之一所述的该脉宽调变器(1)，其中，该控制逻辑单元(6)具有一延迟锁相回路(61)。
12.根据权利要求11所述的该脉宽调变器(1)，其中，该延迟锁相回路(61)具有串联连接的2N个可控制延迟级(41-48)。
13.根据权利要求4至12其中之一所述的该脉宽调变器(1)，其中，所有该等延迟级(31-37，41-48)为相同的设计。
14.根据权利要求12以及13其中之一所述的该脉宽调变器(1)，其中，该延迟锁相回路(61)具有一相位检测器(16)，而该相位检测器会将该时钟信号(clk)与已经通过在该延迟锁相回路(61)中的所有该等延迟级(41-48)该时钟信号(Z3)进行比较，并且会输出一比较结果(Z4)。
15.根据权利要求14所述的该脉宽调变器(1)，其中，设有一数字滤波器(17)，用以过滤该比较结果(Z2)，并将该调节信号(7)提供至在该延迟锁相回路(61)中的该等延迟级(41-48)。
16.根据权利要求15所述的该脉宽调变器(1)，其中，该滤波器(17)为一计数器。
17.根据权利要求2至10其中之一所述的该脉宽调变器(1)，其中，该控制逻辑单元(6)具有一相位锁相回路(PLL)。
18.根据权利要求2至17其中之一所述的该脉宽调变器(1)，其中，该等延迟级(31-37，41-48)具有可控制反相器链。
19.根据前述权利要求其中之一所述的该脉宽调变器(1)，其中，该脉宽调变器(1)为完全数字的设计。
20.根据前述权利要求其中之一所述的该脉宽调变器(1)，其中，该脉宽调变器(1)为一集成设计。
21.一种产生一已高分辨率脉宽调变之信号(A)的方法，该方法包括下列步骤(a)接收具有一时钟周期T的一时钟信号(clk)；(b)产生一第一脉宽调变中间信号(Z1)，其脉宽为该时钟周期T的一倍数；(c)决定一信号延迟时间Δt，以使得该延迟时间Δt的一倍数相等于该时钟周期T；(d)藉由利用该信号延迟时间Δt而延迟该第一脉宽调变中间信号(Z1)以产生至少一第二脉宽调变中间信号(Z2)；以及(e)逻辑地结合该第一脉宽调变中间信号(Z1)以及该第二脉宽调变中间信号(Z2)，以产生该脉宽调变信号(A)。
全文摘要
一高分辨率数字脉宽调变器，其具有一数字脉宽调变器单元，以使用于接收一时钟信号以及用于接收一数字控制信号的第一位，进以产生脉宽为该时钟周期的一整数倍数的一脉宽已调变过的第一脉宽调变中间信号，也具有一可程序化信号延迟路径，以使用于以该数字控制信号的第二位作为基础、而藉由一可程序化延迟时间来延迟该第一中间信号，并用于输出至少一脉宽调变中间信号，而该信号延迟时间乃与该时钟信号进行同步化，以及具有一逻辑电路，以用于逻辑地结合该等中间信号并将其输出以形成一脉宽调变信号。
文档编号H03K3/00GK1622460SQ20041009588
公开日2005年6月1日 申请日期2004年11月26日 优先权日2003年11月27日
发明者A·斯泰斯查登 申请人:因芬尼昂技术股份公司