专利名称：锁相回路以及其控制方法
技术领域：
本发明有关于一种锁相回路以及控制方法；特别是指一种能自动调整状态的锁相回路以及控制方法。
背景技术：
图1A为一公知的锁相回路方块图，具有一相位频率检测器(phase/frequency detector，PFD)90、一电荷泵(charge pump)92、一压控振荡器(voltage control oscillator，VCO)94以及一分频器(divider)96。相位频率检测器90比较反馈时钟Clkfb以及参考时钟Clkref的变化沿(transitional edges)，来产生比较信号UP以及DN，进而使得电荷泵92充放电，而输出控制电压VC。VCO 94依据控制电压VC大小，决定其输出的时钟ClkVCO的频率。分频器96则对时钟ClkVCO分频，而输出反馈时钟Clkfb。
VCO一般是设计为单一状态，具有单一的电压频率转换曲线(transfercurve)。依照电压频率转换曲线斜率的大小，VCO大致可以分成两类，高增益(high gain)以及低增益(low gain)。图1B表示两条电压频率转换曲线A和B，分别对应高以及低增益VCO。由图可知，高增益VCO具有的优点是较广的可调整频率范围，然而牺牲了输出时钟的稳定性，输出时钟的频率容易受控制电压VC的改变而抖动。而低增益VCO刚好相反，具有较稳定频率的输出时钟以及一较窄的可调整频率范围。也因此，如何决定一VCO的电压频率转换曲线，往往困扰着电路设计者。
发明内容
本发明的实施例提出一锁相回路(phase lock loop)，用以产生一反馈时钟(feedback clock)，来跟踪(tracing)一参考时钟(reference clock)。一相位频率检测器(phase/frequency detector)比较该反馈时钟以及该参考时钟来产生一比较信号。一电荷泵(charge pump)依据该比较信号产生一控制电压。一压控振荡器(voltage control oscillator)，操作于多个可选择状态之一，依据该控制电压，以及一选择信号，来产生一振荡时钟。该振荡时钟的频率为该反馈时钟的频率的整数倍。一状态选择电路，依据该参考时钟，调整该状态选择电压，以选择该等可选择状态其中之一。
本发明的实施例另提出一种控制一锁相回路的方法。该锁相回路可操作于多个可选择状态之一，并产生一反馈时钟(feedback clock)，来跟踪(tracing)一参考时钟(reference clock)。先产生第一以及第二时钟，分别为该锁相回路于一任一可选择状态下，可产生的最高与最低频率时钟。该第一与参考时钟的频率相互比较，且该第二与参考时钟的频率相互比较。当该第一、第二以及参考时钟符合一第一预设条件时，维持该锁相回路的被选择状态。当该第一、第二以及参考时钟符合一第二预设条件时，变更该锁相回路的可选择状态。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，详细说明如下。
图1A为一公知的锁相回路方块图。
图1B表示两条电压频率转换曲线A和B。
图2为依据本发明的实施例的一VCO的数条电压频率转换曲线。
图3为依据本发明的实施例的一流程图。
图4为依据本发明的实施例的一锁相回路。
图5为图4中的状态选择电路。
图6为图5中的频率比较器。
图7为图5中的中的比重更新电路。
图8为图5中的中的选择电压发生电路。
图9为一VCO。
图10为图9中的一延迟组件。
符号说明相位频率检测器(PFD)30；电荷泵32；VCO 34 34a 34b 34c；分频器36；状态选择电路38；锁相回路40；频率比较器42；比重更新电路44；选择电压发生电路46；D触发器(flip-flop)50、52a-52c、54a-54c、56a、56b、58、62a-62c；逻辑处理器60；延迟组件80；相位频率检测器90；电荷泵92；压控振荡器94；分频器96；具体实施方式
图2为依据本发明的实施例的一VCO加上分频器的数条电压频率转换曲线。该VCO可以操作于多个可选择状态S之一。而每一种状态S分别对应了一条电压频率转换曲线。横轴上标示的Vmin以及Vmax分别表示VCO的输入控制电压VC的电压值可到达的最小值以及最大值。纵轴上标示的fL，S为在状态S且控制电压VC为Vmin时，VCO通过分频器的反馈时钟的频率。换句话说，就是VCO与分频器在状态S时候能够产生的反馈时钟的最低频率。相对地，fH，S就是VCO与分频器在状态S时候的反馈时钟能具有的最高频率。每一个状态的反馈时钟可变动范围最好跟一个邻近状态的反馈时钟可变动范围重迭一小部分，以确保每一频率都能被至少一个状态的反馈时钟可变动范围所涵盖。
只要适当的改变或选择VCO的状态S，就可以使用这样的VCO来跟踪一具有频率为fref的参考时钟Clkref。请参考图3，为依据本发明的实施例的一流程图。首先，依据VCO的状态S，提供相对应的fL，S以及fH，S(步骤12)。接着，检查是否fL，S＜fref＜fH，S(步骤14)。如果是，意味着位于目前状态S的VCO与分频器的组合，有能力产生具有频率为fref的输出频率。因此，维持VCO的状态S，就开始使用VCO与分频器的反馈时钟，来跟踪参考时钟Clkref(步骤18)。如果步骤14的答案是否定的，则变更VCO的状态S(步骤16)。变更的规则可以是，譬如说，当fref＞fH，S，就状态S为另一个可以产生较高频率的反馈时钟的状态；当fref＜fL，S，就变更状态S为另一个可以产生较低频率的反馈时钟的状态。
图4为依据本发明的实施例的一锁相回路40，具有相位频率检测器(PFD)30、电荷泵32、VCO 34a、分频器36以及一状态选择电路38。
相位频率检测器30比较反馈时钟Clkfb以及参考时钟Clkref的变化沿(transitional edges)，来产生比较信号UP以及DN。譬如说，当反馈时钟Clkfb的上升沿(rising edge)比参考时钟Clkref的上升沿晚出现时，相位频率检测器30就送出比较信号UP，比较信号UP是一个脉冲，其宽度正比于两个上升沿出现的时间差。同理，当反馈时钟Clkfb的上升沿(rising edge)比参考时钟Clkref的上升沿早出现时，相位频率检测器30就送出比较信号DN。
电荷泵32接收到比较信号UP或DN时，会相对应的进行充放电。譬如说，当比较信号UP出现时，电荷泵80所产生的控制电压VC的电压值就升高；当比较信号DN出现时，控制电压VC的电压值就下降。
VCO 34a可以操作于多个可选择状态S之一，其分频器36的组合所对应的电压频率转换曲线表示于图2中。锁相回路40也可以视为操作于多个状态S之一。VCO 34a当下的状态S是由一选择电压VS所控制。VCO 34a也接收电荷泵32所产生的控制电压VC，来决定其输出的振荡时钟ClkVCO的频率fVCO。
当需要产生一个频率数倍于参考时钟Clkref的振荡时钟ClkVCO时，分频器36就可以运用来对振荡时钟ClkVCO分频，而输出反馈时钟Clkfb。
当VCO 34a的状态S固定，也就是选择电压VS固定时，相位频率检测器(PFD)30、电荷泵32、VCO 34a以及分频器36的运作是与一般公知的PLL的运作一样的。对于熟悉PLL技术的技术人员，这不需要说明。
状态选择电路38接收参考时钟Clkref，决定是否需要变更VCO 34a的状态S，并输出选择电压VS。
图5为图4中的状态选择电路38，其判别参考时钟Clkref的频率fref是否落于VCO 34a与分频器36在当时的状态S下，能产生的时钟的频率范围内。VCO 34b以及34c的内部电路结构跟VCO 34a一样。三个VCO也都是接收一样的选择电压VS。但是，VCO 34a、34b以及34c的输入端Vin分别接收控制电压VC、一固定电压Vmax以及另一固定电压Vmin。固定电压Vmax以及Vmin分别表示控制电压VC的极大值以及极小值。因此，VCO 34b输出的振荡时钟Clkmax，S就具有等同VCO 34a于状态S时的最高频率fmax，S；VCO 34c输出的振荡时钟Clkmin，S就具有VCO 34a于状态S时的最低频率fmin，S。ClkH，S以及ClkL，S分别是Clkmax，S以及Clkmin，S经过分频器36分频的结果，也是VCO 34a与分频器36在当时的状态S下，能到达的两个极限。频率比较器42判别参考时钟Clkref的频率fref是否落于fH，S以及fL，S之间。比较的结果通过数字信号b0与b1送给比重更新电路44，其中纪录有目前VCO 34a的状态S，以数字信号D0-D2来表示。比重更新电路44便依据接收到的数字信号b0与b1，来更新或是维持状态S。选择电压发生电路46，类似一个数字模拟转换器，将数字信号D0-D2转换成选择电压VS，决定了目前VCO 34a的状态S。
一种简便的比较两个时钟的频率高低的方法，是去计算在一个时钟的一个周期中，另一个时钟的变化沿有几个。因为，理论上，一个时钟的一个周期中，只有两个变化沿(上升以及下降沿)。所以，在一个时钟Clka的一个周期内，如果另一个时钟Clkb出现了三个变化沿时，就可以判定Clkb的周期时间长度小于Clka的周期时间长度，因此，Clkb的频率fb大于Clka的频率fa。相反的，频率fb不大于频率fa。
图6为图5中的频率比较器42。D触发器(flip-flop)50是一个上升沿(rising edge)触发的触发器，作为一个二分频的分频器，将Clkref的频率除以二，产生时钟2Clkref。D触发器52a-52c以及54a-54c为双沿(double edge)触发的触发器，其重置(reset)端都连接到时钟2Clkref。D触发器52a-52c彼此串接在一起，一D触发器的正向输出端Q接到后一个D触发器的输入端D，且其时钟输入端都连接到ClkL，S。D触发器52a的输入端D固定在高电压VDD，逻辑值为”1”。D触发器52c的正向输出端Q输出数字信号b0。这样的D触发器52a-52c可以当作一个比较电路，来比较ClkL，S是否在Clkref的一周期内有三个变化沿。因为D触发器52a-52c的reset端都连接到2Clkref，所以如果D触发器52a-52c在Clkref的一周期内正常工作时，在Clkref的下一周期内就会被重置，然后再下一个周期内又正常工作。重置后，D触发器52a-52c的输出端Q都为逻辑值“0”。当D触发器52a-52c正常工作时，每一次ClkL，S的变化沿出现时，逻辑值“1”就从一个双沿触发D触发器的输入端D，推进到输出端Q。所以，唯有ClkL，S在Clkref的一周期内有三个或以上的变化沿，数字信号b0才可能是“1”，否则为“0”。D触发器54a-54c的连接以及工作方式与D触发器52a-52c类似。相同的道理，唯有ClkH，S在Clkref的一周期内有三个或以上的变化沿，数字信号b1才可能是“1”，否则为“0”。
因此，可以经由取数字信号b0与b1，得知是否目前处于状态S的VCO 34a所对应的可跟踪频率范围，是否涵盖了目前的参考时钟Clkref的频率fref。第1表表示数字信号b0与b1所有可能的逻辑组合、相对应的解读以及动作。
第1表图7为图5中的中的比重更新电路44，用来实现第1表中所希望的动作。D触发器58、56a与56b为下降沿(falling edge)触发的触发器。D触发器56a与56b在D触发器52a-c与54a-c即将被重置的瞬间，将数字信号b0与b1纪录下来。D触发器58负责产生一个与2Clkref相位差90度的时钟2ClkrefP。数字信号D0-D2代表目前的VCO 34a-34c所处的状态。逻辑处理器60依据数字信号b0、b1、D0-D2，决定一段预定时间后D0-D2应有的值，并将这些值输出于输出端B0-B2，传送给D触发器62a-62c。数字信号D0-D2将随着2ClkrefP的上升沿的出现，被D触发器62a-62c所更新，进而维持或改变了VCO 34a-34c所处的状态。
图8为图5中的中的选择电压发生电路46。PMOS P0-P2可以视为三个电流镜(current mirror)，提供相对比例为1∶2∶4的电流。数字信号D0-D2个别决定了NMOS N0-N2是否开启。所以，选择电压发生电路46先将数字信号D0-D2转换为模拟电流IS后，通过NMOS ND转换成模拟电压、也就是选择电压VS。
图9为一VCO 34，可应用于VCO 34a-34c。VCO 34由多个个延迟组件(delaydevice)80串接构成，形成一个环状振荡器(ring oscillator)。控制电压VC以及选择电压VS决定每一个延迟组件80的延迟时间，因而决定了这样一个环状振荡器的输出时钟Clkout的频率。
图10为图9中的一延迟组件80，可视为一个改良的栓锁(latch)电路。在图10中，左半部分可以视为一反相器(inverter)，右半部分可以视为另一个反相器。控制电压VC以及选择电压VS控制了每个反相器的偏压电流，相对的，决定了栓锁信号IN而输出信号OUT的时间。控制电压VC微调反相器的偏压电流，控制电压VS用以步进式且大幅度的调整反相器的偏压电流。
在本发明的实施例中，一锁相回路于跟踪参考时钟Clkref时，是使用一条斜率较低的电压频率转换曲线，因此，其输出时钟将具有一定程度的高稳定性。而且，通过状态S的自动选择，锁相回路的可处理频率范围，被大幅的扩展。因此，锁相回路可以同时得到广阔的可调整频率范围，以及输出时钟的高稳定性，两个在先前技术中无法同时获得的优点。
本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。
权利要求
1.一锁相回路，用以产生一反馈时钟，来跟踪一参考时钟，包含有一相位频率检测器，用以比较该反馈时钟以及该参考时钟来产生一比较信号；一电荷泵，依据该比较信号产生一控制电压；一压控振荡器，操作于多个可选择状态之一，依据该控制电压，以及一选择电压，来产生一振荡时钟，其中，该振荡时钟的频率为该反馈时钟的频率的整数倍；以及一状态选择电路，依据该参考时钟，调整该选择电压，以选择该等可选择状态其中之一。
2.如权利要求1所述的锁相回路，其中，该锁相回路还包含有一分频器，对于该振荡时钟分频，以产生该反馈时钟。
3.如权利要求1所述的锁相回路，其中，该状态选择电路包含有一最高/最低时钟发生器，产生一最高时钟以及一最低时钟，分别对应该压控振荡器于任一可选择状态时的最高振荡时钟以及最低振荡时钟；一频率比较器，比较该参考时钟的频率是否介于该最高振荡时钟以及该最低振荡时钟，产生一比较结果信号；以及一控制电路，依据该比较结果信号，产生该选择信号，至该最高/最低时钟发生器以及该压控振荡器。
4.如权利要求3所述的锁相回路，其中，该压控振荡器为一第一压控振荡器，该最高/最低时钟发生器包含有第二以及第三压控振荡器，接收该选择信号，分别依据第一以及一第二固定电压，来产生该最高以及最低时钟，该第一固定电压为该控制电压的一第一可变极值，该第二固定电压为该控制电压的一第二可变极值。
5.如权利要求3所述的锁相回路，其中，该频率比较器包含有一第一比较电路，用以决定于该参考时钟的一周期内，该最高时钟是否具有一第一数量的变化沿；以及一第二比较电路，用以决定于该参考时钟的该周期内，该最低高时钟是否具有一第二数量的变化沿；其中，该比较结果信号依据该第一与第二比较电路的比较结果而产生。
6.如权利要求5所述的锁相回路，其中，该控制电路包含有一比重更新电路，耦接至该第一与第二比较电路，产生数字信号；以及一选择电压发生电路，转换该数字信号，以产生该选择信号；其中，当该第一与第二比较电路的结果符合一第一条件时，该比重更新电路增加该数字信号的值；当该第一与第二比较电路的结果符合一第二条件时，该比重更新电路减少该数字信号的值；以及当该第一与第二比较电路的结果符合一第三条件时，该比重更新电路维持该数字信号的值。
7.如权利要求6所述的锁相回路，其中，该选择信号为该选择电压，该选择电压发生电路包含有一数字模拟电流转换器，将该数字信号转换成一选择电流；以及一电流电压转换器，将该选择电流转换成该选择电压。
8.如权利要求6所述的锁相回路，其中，该比重更新电路包含有一第一纪录器，用以纪录该比较结果信号；一第二纪录器，用以纪录该数字信号；以及一逻辑处理器，依据该第一以及第二纪录器的输出，该该比重更新电路维持或是改变该数字信号。
9.如权利要求5所述的锁相回路，其中，该第一以及第二比较电路均包含有多个串接的D缓存器。
10.如权利要求1所述的锁相回路，其中，该压控振荡器包含有多个串接的延迟单元，每一延迟单元的延迟时间受该控制电压以及该选择电压所控制。
11.一种控制一锁相回路的方法，该锁相回路产生一反馈时钟，来跟踪一参考时钟，该锁相回路可操作于多个可选择状态之一，该方法包含有产生第一以及第二时钟，分别为该锁相回路于任一可选择状态下，可产生的最高与最低频率时钟；比较该第一与参考时钟的频率；比较该第二与参考时钟的频率；当该第一、第二以及参考时钟符合一第一预设条件时，维持该锁相回路的被选择状态；以及当该第一、第二以及参考时钟符合一第二预设条件时，变更该锁相回路的可选择状态。
12.如权利要求11所述的方法，其中，该锁相回路包含有一状态选择电路与一第一压控振荡器，操作于该等可选择状态之一，该状态选择电路调整一选择信号，该产生该第一以及第二时钟的步骤为包含有提供一第二以及第三压控振荡器，接收该选择信号；以及分别供应该第二以及第三压控振荡器第一以及第二固定电压，来产生该第一以及第二时钟，且该第一固定电压为该第一压控振荡器的一控制电压的一第一可变极值，该第二固定电压为该控制电压的一第二可变极值。
13.如权利要求11所述的方法，其中，该第一预设条件为该参考时钟的频率，介于该第一以及第二时钟的频率之间。
14.如权利要求11所述的方法，其中，比较该第一与参考时钟的频率的步骤包含有计算该参考时钟的一周期内，该第一时钟的变化沿的数量；以及比较该数量是否大于一预定值。
15.如权利要求11所述的方法，其中，比较该第二与参考时钟的频率的步骤包含有计算该参考时钟的一周期内，该第二时钟的变化沿的数量；以及比较该数量是否大于一预定值。
全文摘要
一锁相回路以及控制方法。该锁相回路可操作于多个可选择状态之一，并产生一反馈时钟，来跟踪一参考时钟。控制方法先产生第一以及第二时钟，分别为该锁相回路于一可选择状态下，可产生的最高与最低频率时钟。该第一与参考时钟的频率相互比较，且该第二与参考时钟的频率相互比较。当该第一、第二以及参考时钟符合一第一预设条件时，维持该锁相回路的可选择状态。当该第一、第二以及参考时钟符合一第二预设条件时，变更该锁相回路的可选择状态。
文档编号H03L7/08GK1614892SQ20041009740
公开日2005年5月11日 申请日期2004年11月29日 优先权日2004年11月29日
发明者陈柏俊 申请人:威盛电子股份有限公司