专利名称：延迟调整电路、集成电路装置以及延迟调整方法
技术领域：
本发明涉及延迟调整电路、集成电路装置以及延迟调整方法。
背景技术：
在集成电路装置(IC)中，为了使保持时间等信号的AC特性包含在技术规格书中规定的允许范围内，通常使用延迟电路。但是，延迟电路中的信号延迟时间，会因为包括该延迟电路的IC制造批次、工作电压或温度条件等的变动而不同。为此，使用这些延迟电路设定信号的AC特性时，存在着AC特性项目中，不得不将考虑了其散差的数值记载在IC规格明细中的问题。
专利文献1日本专利特开平7-130183号公报发明内容鉴于以上技术缺陷，本发明目的在于提供一种可将延迟信号的延迟时间调整到最佳的延迟信号调整电路、包括该延迟调整电路的集成电路装置以及利用了该延迟调整电路的延迟调整方法。
本发明涉及一种延迟调整电路，包括延迟电路，其具有多个延迟单元，输入输入信号，而输出输入信号的延迟信号；比较电路，将在所述延迟电路输入的测试用输入信号脉冲的脉冲宽度时间，和从所述延迟电路的所述多个延迟部分之间的多个分接头(tap)中第M～N(M、N为整数，N＞M)分接头中输出的第M～N延迟信号的第M～N延迟时间比较的比较结果数据，存储在比较结果寄存器中；以及调整电路，调整所述延迟电路中的延迟信号的延迟时间。
根据本发明，对测试用输入信号的脉冲宽度时间和延迟电路的第M～N延迟信号的第M～N延迟时间进行了比较，并将该比较结果存储在比较结果寄存器中。通过调整电路调整在延迟电路上的延迟时间，从而测试器等从比较结果寄存器中读出比较结果数据，并根据读出的比较结果数据，设定调整电路的延迟时间的调整幅度，这样可实现延迟时间的最佳调整。
另外，在本发明中，所述比较电路包括第1～第(N-M+1)逻辑电路和由第1～第(N-M+1)触发器电路构成的所述比较结果寄存器。在所述第1～第(N-M+1)逻辑电路的第一输入，也可以输入所述测试用输入信号；在所述第1～第(N-M+1)逻辑电路的第二输入，可输入所述第M～第N延迟信号；所述第1～第(N-M+1)逻辑电路的输出可以输入在所述第1～第(N-M+1)触发器电路的时钟端。
另外，在本发明中，所述比较电路包括由第1～第(N-M+1)触发器电路构成的所述比较结果寄存器。在所述第1～第(N-M+1)触发器电路的数据端，可输入所述第M～第N延迟信号；而所述第1～第(N-M+1)触发器电路的时钟端，则可输入所述测试用输入信号。
由此，可以将测试用输入信号的脉冲宽度时间和第M～第N延迟信号的比较结果数据自动地读入第1～第(N-M+1)触发器电路。
另外，在本发明中，所述调整电路包括用于调整延迟时间的第一选择电路，其输入了所述延迟电路的多个分接头(分支tap)中第K～第L(K、L为整数，L＞K)的分接头中输出的第K～第L延迟信号，并选择输出所述第K～第L延迟信号中的某一个延迟信号。所述第一选择电路的输出，可输入给第(L+1)延迟单元，而所述延迟电路的第(L+1)分接头连接在该输出。
由此，第K～第L的分接头输出的第K～第L延迟信号的任意一个被旁路，以使变成由第(L+1)延迟单元输入，从而实现在延迟电路中的延迟时间的调整。
另外，在本发明中，所述调整电路包括延迟时间的典型值(typical)设定用第二选择电路，其输入了所述延迟电路的多个分接头中第I～第J(I、J为整数，J＞I)的分接头中输出的第I～第J延迟信号，选择输出所述第I～第J延迟信号中的任意一个延迟信号。所述第二选择电路的输出，可输入给第(J+1)延迟单元，而所述延迟电路的第(J+1)分接头可以连接在该输出上。
由此，第I～第J的分接头输出的第I～第J延迟信号的某一个被旁路，变成由第(J+1)延迟单元输入，从而可实现延迟电路中的延迟时间的调整。
另外，在本发明中包括生成定电压的定电压生成电路，所述延迟电路可以将由所述定电压生成电路生成的恒定电压作为工作电压而工作。
这样做，可以使延迟电路中的延迟时间不受电源电压的变化影响，从而减少延迟时间的变化因素。
另外，在本发明中包括输出用于调整延迟信号的延迟时间的调整数据的初始状态设定电路，所述调整电路可根据所述初始状态设定电路输出的所述调整数据，来调整延迟信号的延迟时间。
由此，可根据设定为初始状态的调整数据，调整延迟电路的延迟时间。
另外，在本发明中，所述初始状态设定电路包括锁存电路，用于将熔丝组件或非易失性组件的设定状态作为所述调整数据而读出并存储；以及闩锁时钟生成电路，生成用于将熔丝组件或非易失性组件的设定状态读入所述锁存电路的闩锁时钟。所述闩锁时钟生成电路，在向所述延迟电路输入输入信号之前，生成所述闩锁时钟向所述锁存电路输出；所述锁存电路，在根据生成的所述闩锁时钟向所述延迟电路输入输入信号之前，可以读出熔丝组件或非易失性组件的设定状态。
由此，由于能够仅在向延迟电路输入输入信号之前，将熔丝组件或非易失性组件的设定状态读入锁存电路，因此可实现低功耗化。
另外，本发明涉及一种集成电路装置，包括第一I/O单元，输入输入信号；第二I/O单元，输出输出信号；延迟调整电路，经由所述第一I/O单元输入了输入信号，而输出调整了延迟时间后的延迟信号的某一个；输出控制信号生成电路，根据来自所述延迟调整电路的延迟信号生成经由所述第二I/O单元输出的输出信号的输出控制信号。
根据本发明，根据通过延迟调整电路将其延迟时间调整为最佳的延迟信号，生成经由第二I/O单元输出的输出信号的输出控制信号。由此，可满足对经由第二I/O单元输出的输出信号的AC特性等的严格要求。
另外，在本发明中，所述输出控制信号生成电路根据所述延迟信号，也可生成所述第二I/O单元的输出使能信号。
另外，本发明涉及一种利用上述某一个延迟调整电路的延迟时间调整方法，该方法是将具有给定脉冲宽度时间的所述测试用输入信号输入至所述延迟电路；从所述比较结果寄存器读出所述测试用输入信号的所述脉冲宽度时间和所述第M～第N延迟时间进行比较的比较结果数据，并根据被读出的所述比较结果数据设定用于调整延迟信号延迟时间的调整数据。
根据本发明可实现延迟时间的最佳调整，因为根据测试用输入信号的脉冲宽度时间和第M～N延迟时间的比较结果，设定了调整数据，而调整电路基于该调整数据调整延迟时间。
在本发明中还可以在设定所述调整数据，并调整了所述延迟时间后，将具有给定脉冲宽度时间的脉冲的测试用输入信号再次输入至所述延迟电路；从所述比较结果寄存器读出再次输入的所述测试用输入信号的所述脉冲宽度时间与所述第M～第N延迟时间的比较结果，从而确认调整后的延迟时间。
由此可切实并容易地确认是否正确执行了延迟调整。
图1为关于AC特性规格的示意图；图2为本实施例的延迟调整电路的构成例；图3为用于说明本实施例工作的时序波形例；图4为延迟电路、比较电路的第一构成例；图5为延迟电路、比较电路的第二构成例；图6为用于说明第二构成例工作原理的时序波形例；
图7为调整电路的详细例；图8为调整电路的详细例；图9为延迟调整电路的变形例；图10为集成电路装置的构成例；图11为输出用I/O单元的构成例；图12为集成电路装置的各种信号的时序波形例；图13为初始状态设定电路的构成例；图14为用于说明初始状态设定电路的工作原理的时序波形例；图15(A)(B)为本实施例的延迟调整方法的示意图；图16为表示本实施例的延迟调整方法的流程图；具体实施方式
下面，参照附图对本发明的优选实施例进行详细说明。此外，以下说明的实施例，并非是对权利要求所记载的本发明内容的不当限定。另外，以下说明的结构的并非全部是本发明的必要构成要件。
1、AC特性的调整在集成电路装置(IC)的技术规格书中包括规定了信号的AC特性的项目。例如，图1的XRD(“X”意味着逻辑负)为读信号，DATA为设定XRD有效(图1中为L电平)而读出的数据。即，集成电路装置(液晶驱动器等)的外部装置(CPU等)，在从集成电路装置读出DATA时，激活如图1所示的读信号XRD。集成电路装置在XRD变为有效后，从I/O单元输出DATA。另外，外部装置与XRD的例如上升沿同步锁存DATA。此时，若DATA的保持时间THL过短时，外部装置的DATA锁存将失败。为此，该保持时间THL项目作为信号AC特性被记载在规格中。
设使用集成电路装置的用户的作为规格所要求的保持时间THL的典型值、最小值、最大值，分别为例如60ns、40ns、80ns(ns为纳秒)。然后，假定为了满足该规格，而设置了具有多个延迟单元(延迟元件)的延迟电路，利用由该延迟电路生成的延迟信号设定了典型值为60ns的保持时间THL。此时，在延迟电路的信号延迟时间，将因为IC制造批次或电源电压或温度条件的不同而变化。若分别将随IC制造批次、电源电压、温度条件变化而产生的变化系数设定为0.72～1.32、0.85～1.15、0.95～1.07，则总变化系数为0.6～1.6。从而在典型值为60ns时，保持时间THL将分散在36ns～96ns范围内，从而无法满足所述技术规格40ns～80ns的要求，这样，为了满足此规格，需要能够将延迟时间调整到最佳的延迟调整电路。
2、延迟调整电路的构成图2示出了本实施例的延迟调整电路(延迟检测电路、延迟自检电路)的构成例。本实施例的延迟调整电路包括延迟电路10、比较电路20、调整电路40。此外，本实施例的延迟调整电路并不限定于图2的结构，也可省略这些电路模块中的一部分或者改变各电路模块的连接形式或改变各电路模块的结构、功能。例如，在本实施例中，也可以是省略了图2的调整电路40的延迟检测电路的结构。或者也可以是将延迟电路10和比较电路20以不同于图2的连接形式连接的结构。
延迟电路10，包括多个延迟单元DI～DJ、DK～DL、DM～DN。在此，I、J、K、L、M、N是满足J＞I、L＞K、N＞M条件的整数。延迟电路10的各延迟单元是由例如反相电路(缓冲电路)等延迟组件构成。延迟电路10输入了输入信号IS，并输出通过延迟单元DI～DN将IS延迟的延迟信号DS。另外，从延迟电路10的多个延迟单元之间的第M～第N分接头PM～PN输出第M～第N延迟信号DSM～DSN。此外，图2中，延迟电路10只具有一个延迟总线(串联连接在延迟单元而形成的总线)，但是也可以具有多个延迟总线。也可以由这些多个延迟总线的多个分接头PM～PN输出延迟信号DSM～DSN。
如图3的A1所示，作为输入信号IS，输入具有给定脉冲宽度时间TP(例如为50ns)的脉冲的测试用输入信号。如A2所示，从延迟电路10的分接头PM～PN输出比输入信号IS仅延迟了第M～第N延迟时间TDM～TDN的第M～第N延迟信号DSM～DSN。即，延迟信号DSM～DSN仅从输入信号IS的下降沿(广义上为第一沿)延迟了延迟时间TDM～TDN后，从高电平(广义上为第一电平)变成低电平(广义上为第二电平)。另外，从输入信号IS的上升沿(广义上为第二沿)仅延迟了延迟时间TDM～TDN，从低电平变化为高电平。此外，在图3中，测试用输入信号IS或延迟信号DSM～DSN，为低电平脉冲信号，但是也可以高电平脉冲信号。
比较电路20包括比较结果寄存器30。比较电路20将测试用输入信号IS的脉冲宽度时间TP和延迟电路10的延迟信号的延迟时间的比较结果数据(延迟检测数据、延迟表值)，存储在比较结果寄存器30中。具体讲，是将脉冲宽度时间TP和输出给延迟电路10的分接头PM～PN的延迟信号DSM～DSN的延迟时间TDM～TDN的比较结果存储在比较结果寄存器30中。以图3为例，通过比较电路20的比较处理，延迟信号DSM～DSM+2的延迟时间TDM～TDM+2被判定为比脉冲宽度时间TP还短。另一方面，延迟信号DSM+3～DSN的延迟时间TDM+3～TDN被判定为比脉冲宽度时间TP还长。从而存储在比较结果寄存器30中的比较结果数据，显示为延迟信号DSM+2的延迟时间TDM+2或者延迟信号DSM+3的延迟时间TDM+3，与脉冲宽度时间TP几乎一致。
调整电路40，根据例如调整数据ADT等，调整延迟电路10的延迟信号的延迟时间。例如，当根据存储在比较结果寄存器30上的比较结果数据，判定延迟电路10的延迟信号的延迟时间短时，通过调整电路40进行延长延迟时间的调整。而另一方面，当根据存储在比较结果寄存器30上的比较结果数据，判定延迟电路10的延迟信号的延迟时间长时，则通过调整电路40进行缩短延迟时间的调整。
更具体而言，当测试包括延迟调整电路的集成电路装置时，测试器读出比较结果寄存器30的比较结果数据，从而判定延迟时间长或短。当延迟时间短时，测试器设定用于延长延迟时间的调整数据ADT，然后，调整电路40根据该被设定的调整数据ADT进行使延迟时间变长的调整处理。另一方面，当延迟时间长时，测试器设定用于缩短延迟时间的调整数据ADT，调整电路40根据该设定的调整数据ADT进行调整处理而使延迟时间变短。此时的调整数据ADT，可利用后述的熔丝组件或者非易失性存储组件(EEPROM等可重复擦写的非易失性存储组件)进行设定，即，可通过将由铝或多晶硅形成的熔丝组件断开或从非易失性存储组件读出数据来设定调整数据ADT。
作为延迟信号的延迟调整方法，有通过测试器将输入信号输入给集成电路装置，并由测试器检测作为其输入信号的延迟信号的输出信号的延迟时间，根据该检测结果调整延迟时间的方法。但是，测试时，附加在输出用I/O单元的输出端子的寄生电容(测试器的IC基片上的布线电容等)非常大，而构成输出用I/O单元的CMOS晶体管不具备可对如此大的寄生电容进行充放电的驱动能力。这样，输出用I/O单元输出的输出信号的波形变得迟钝，从而使得测试器无法检测输出信号的正确的延迟时间。
另一方面，测试器则具有足够高的驱动能力，而构成输入用I/O单元的CMOS晶体管的栅极电容与该驱动能力相比相当的低。因此，在输入用I/O单元中，在其输入端子外加的寄生电容与输出用I/O单元时不同，将不会对信号延迟等产生很大程度的不良影响。
着眼于这一点，在本实施例中采用了如图2所示结构的延迟调整电路。即，通过测试器输入如图3的A1所示的测试用输入信号时，测试器的驱动能力非常高，因此输入信号IS的波形几乎不会变得迟钝，因此，可通过测试器输入具有正确脉冲宽度时间TP的测试用输入信号IS。通过采用图2的比较电路20，对该输入信号IS的正确脉冲宽度时间TP和延迟信号DSM～DSN的延迟时间TDM～TDN进行比较，可正确测定延迟电路10的延迟时间。通过根据该检测结果(比较结果数据)设定的调整数据ADT，只要调整电路40调整延迟电路10的延迟时间，即可得到以几乎与正确脉冲宽度时间TP相等的延迟时间进行延迟的信号。还有，根据得到的延迟信号，只要调整图1的保持时间THL等的AC特性，即可满足AC特性规格中用户的严格要求。
3、延迟电路、比较电路的构成例图4示出了延迟电路10、比较电路20的第一构成例。
包括延迟电路10的延迟单元DI～DN，由例如串联连接的两段反相器电路构成。此外，也可以利用反相器电路之外的延迟组件来构成各延迟单元DI～DN。
比较电路20包括第1～第(N-M+1)逻辑电路LG1～LGN-M+1。图4中的各逻辑电路LG1～LGN-M+1是由NOR电路构成。此外，也可以由例如NAND电路等其它结构电路构成各逻辑电路LG1～LGN-M+1。另外，包括比较电路20的比较结果寄存器30，可以由第1～第(N-M+1)触发器电路DF1～DFN-M+1构成。
在逻辑电路LG1～LGN-M+1的第一输入，输入脉冲宽度时间TP的测试用输入信号IS(包括IS的缓冲信号或反相信号)。在逻辑电路LG1～LGN-M+1的第二输入，输入延迟电路10的分接头PM～PN的延迟信号DSM～DSN(包括DSM～DSN的缓冲信号或反相信号)。逻辑电路LG1～LGN-M+1的输出(包括LG1～LGN-M+1的输出缓冲信号或反相信号)作为时钟CK1～CKN-M+1输入给触发器电路DF1～DFN-M+1的时钟端。而触发器电路DF1～DFN-M+1的输出端，则输出比较结果数据RD1～RDN-M+1。
此外，触发器电路DF1～DFN-M+1的数据端连接在VDD(广义上为第一电源电压)，复位端上则连接复位信号RES。通过激活该复位信号RES，在触发器电路DF1～DFN-M+1上保持初始值为“0”的数据(初始值数据)。
逻辑电路LG1～LGN-M+1，比较输入信号IS和延迟信号DSM～DSN，在这些信号都为低电平(第二电平)的期间内，CK1～CKN-M+1为有效(高电平)。另外，因为高电平的VDD连接在触发器电路DF1～DFN-M+1的数据端上，因此，当CK1～CKN-M+1为有效时，在其上升沿(第二沿)将“1”数据读出并保持在触发器电路中。
例如，在如图3中如A3、A4、A5所示，时钟CK1、CK2、CK3变为有效。从而在时钟CK1、CK2、CK3的上升沿将“1”数据读出并保持在触发器电路DF1～DF3中。另一方面，在图3中，时钟CK4～CKN-M+1没有变为有效，因此，输入了这些时钟CK4～CKN-M+1的触发器电路DF4～DFN-M+1，并始终保持由复位信号RES设定的“0”数据。
通过以上设置，由触发器电路DF1～DF3输出的比较结果数据RD1～RD3变为“1”，而由触发器电路DF4～DFN-M+1输出的比较结果数据RD4～RDN-M+1变为“0”。从而测试器通过读出该比较结果数据RD1～RDN-M+1，可得到延迟时间TDM+2或TDM+3与脉冲宽度时间TP相一致的检测结果。通过根据该检测结果设定调整数据ADT，可将延迟电路10输出的延迟信号DS的延迟时间设定为正确时间。例如，可以使延迟信号DS的延迟时间与延迟脉冲宽度TP一致等。
图5示出了延迟电路10、比较电路20的第二构成例。与图4的第一构成例的不同点在于，图5中的比较电路20不包括逻辑电路LG1～LGN-M+1。此外，本实施例的延迟电路、比较电路并不限定于图4、图5的结构，可以省略图4、图5电路的一部分或者追加其它电路部分或者改变电路间的连接形式。
由第1～第(N-M+1)触发器电路DF1～DFN-M+1构成包括比较电路20的比较结果寄存器30。
在触发器电路DF1～DFN-M+1的数据端上，输入延迟电路10的分接头PM～PN的延迟信号DSM～DSN(包括DSM～DSN的缓冲信号或者反相信号)。另外，在触发器电路DF1～DFN-M+1的时钟端上，输入测试用输入信号IS(包括IS的缓冲信号或者反相信号)。从触发器电路DF1～DFN-M+1的输出端，输出比较结果数据RD1～RDN-M+1。
图6示出了用于说明图5的第二构成例的工作原理的时序波形图。
首先，在初始阶段通过激活复位信号RES，在触发器电路DF1～DFN-M+1上保持“0”数据。
其次，在图6的E1所示的测试用输入信号IS的上升沿(广义上为第二沿)，触发器电路DF1～DFN-M+1保持对应于延迟信号DSM～DSN的数据。例如，如在图6中E2～E4所示，在将延迟信号DSM～DSM+2输入给数据端的触发器电路DF1～DF3，保持“1”数据。另一方面，如图6的E5～E7所示，在将延迟信号DSM+3～DSN输入给数据端的触发器电路DF4～DFN-M+1，保持“0”数据。
通过如上从触发器电路DF1～DF3输出的比较结果数据RD1～RD3变为“1”，从触发器电路DF4～DFN-M+1输出的比较结果数据RD4～RDN-M+1变为“0”。从而测试器通过读出该比较结果数据RD1～RDN-M+1，可得到延迟时间TMD+2或者TMD+3与脉冲宽度时间TP一致的检测结果。
4、详细的调整电路下面，参照附图8对调整电路40的详细例进行说明。此外，本实施例的调整电路40并非限定图7、图8的结构，可以采用该电路的一部分或者追加其它电路部分或者改变电路间的连接形式。
如图7所述的调整电路40，可包括延迟时间调整用第一选择电路42。该选择电路42用于调整由集成电路装置(IC)的制造批次的工艺变化等引起的延迟时间的偏差的电路。在该选择电路42上，输入延迟电路10的第K～第L分接头PK～PL输出的第K～第L延迟信号DSK～DSL。选择电路42根据例如延迟时间调整用调整数据ADT，从延迟信号DSK～DSL中选择某一个延迟信号作为SQ1输出。
在延迟单元DL的临近延迟单元DL+1上，并没输入用于输出延迟单元DL的延迟信号DSL，而代替他的是在延迟单元DL+1上，输入选择电路42的输出SQ1。另外，延迟单元DL+1的输出连接第(L+1)的分接头PL+1；而分接头PL+1则连接延迟单元DL+2的输入。
根据如图7所示的结构，可通过选择电路42的选择处理，旁路任意的延迟单元，由此调整延迟电路10的延迟时间。
例如在默认状态下，选择电路42选择的是来自对应于分接头PK～PL中的正中心的分接头的典型值的分接头的延迟信号。当根据比较结果寄存器30的比较结果数据检测的延迟时间，由于制造批次的工艺变化等引起的散差，而被判定为比典型值长时，需要缩短延迟电路10的延迟时间，为此测试器在缩短延迟时间的数据上设定ADT(Automatic Data Translator自动数据变换)。并且当例如在使延迟时间最小的数据上设定ADT时，选择电路42选择分接头PK的延迟信号DSK。从而延迟单元DK+1～DL全部被旁路，由此，将延迟电路10的延迟时间调整为最小。从而可吸收因制造批次的工艺变化引起的延迟时间的分散。
另一方面，当由比较结果数据检测的延迟时间，由于制造批次的工艺变化等引起的偏差被判定为比典型值短时，有必要延长延迟电路10的延迟时间。为此，测试器对数据设定延迟时间变长的ADT。当例如对延迟时间最大的数据设定ADT时，选择电路42选择分接头PL的延迟信号DSL，以使延迟单元DK+1～DL不被旁路，由此，将延迟电路10的延迟时间调整为最大。从而可吸收因制造批次的工艺变化引起的延迟时间的分散。
此外，在图2和图7中，分别设置延迟时间的检测用分接头PM～PN和延迟时间的调整用分接头PK～PL，但是也可以共享这些分接头PM～PN和PK～PL，而设置相同的分接头。即，在本实施例中可以是N＞M＞L＞K，也可以是N＝L、M＝K。
如图8所示的调整电路40可包括延迟时间典型值设定用第二选择电路44。该选择电路44是用于调整延迟时间的典型值的电路，所述延迟时间的典型值由每个集成电路装置的种类所决定。在该选择电路44上输入延迟电路10的第I～第J分接头PI～PJ输出的第1～第J延迟信号DSI～DSJ。选择电路44从延迟信号DSI～DSJ中选择某一个延迟信号作为SQ2输出。
在延迟单元DJ的相临的延迟单元DJ+1上，并没输入延迟单元DJ输出的延迟信号DSJ。而取而代之的是在延迟单元DJ+1上输入选择电路44的输出SQ2。另外，延迟单元DJ+1的输出连接在第(J+1)的分接头PJ+1；而分接头PJ+1则连接延迟单元DJ+2的输入。
根据如图8的构成，可调整延迟电路10的典型值的延迟时间。即延迟电路的延迟时间的典型值可通过电路仿真求得。但是，电路仿真的布线寄生电容和实际的集成电路布线寄生电容通常是不同的。因此，即使通过利用现有的电路库的电路仿真设定了延迟时间的典型值，也往往存在实际制造的集成电路装置所包含的延迟电路的延迟时间与设定的典型值不一致的情况。此时，如果利用图8的选择电路44在每个机种上设定延迟时间的典型值，即可使图7的选择电路42的延迟时间的调整范围的中心附近形成典型值。由此，可使因图7的选择电路42的调整范围最大，从而可实现更适合的延迟时间的调整。
例如，设在电路仿真结束后制造的测试样本的延迟时间的典型值为允许范围内的最大值。此时，使选择电路44选择延迟单元DI的延迟信号DSI。这样，延迟单元DI+1～DJ全部被旁路，由此延迟电路10的延迟时间变为最小。从而，可以实现使延迟时间的调整范围的中心为典型值的设定。
另一方面，设测试样本的延迟时间的典型值为允许范围内的最大值。此时，选择电路44选择延迟单元DJ的延迟信号DSJ。这样，因为延迟单元DI+1～DJ不被旁路，所以延迟电路10的延迟时间变为最大。从而，可使实现使延迟时间的调整范围的中心设定为典型值。
此外，图7的选择电路42(选择器)可由根据调整数据ADT选择延迟信号DSK～DSL的某一个的逻辑电路构成。另一方面，在图8的选择电路44中，被选择的延迟信号固定在集成电路装置的每个机种上。因此，该选择电路44不一定必需包含逻辑电路，可以由掩模图案决定的布线图案(固定布线图案)构成。但是，也可以让图8的选择电路44中也包括用于选择处理的逻辑电路，根据调整数据选择延迟信号。在这种情况下，例如集成电路装置的通电时，可从非易失性存储组件读出每个机种固定的调整数据，并根据该调整数据，选择电路44选择延迟信号。
5.变形例图9示出了延迟调整电路的变形例。图9的结构与图2的不同之处在于图9中设置了定电压生成电路50。
定电压生成电路50根据电源电压(VDD、VSS)生成并输出定电压VR。更具体而言，例如可通过对VDD的调节来生成定电压VR。生成的定电压VR提供给延迟电路10、比较电路20、以及调整电路40，这些电路以定电压VR为工作电源电压。
根据这样设置，即使VDD的电压水平变化，延迟电路10也通常可根据一定的定电压VR而工作。从而，延迟电路10的延迟单元DI～DN的延迟时间不受VDD的电压变化影响，因此因电源电压造成的变化系数0.85～1.15可忽略不计。这样，只要根据例如通过图9所示的延迟调整电路调整后的延迟信号，调整图1的保持时间THL等AC特性，即可满足用户的关于AC特性规格的更严格要求。
此外，在图9中，将定电压VR作为电源电压提供给延迟电路10、比较电路20、和调整电路40的全部。但是在本实施例中，只要至少给延迟电路10提供定电压VR即可。例如只向延迟电路10提供定电压VR时，可在延迟电路10和比较电路20之间、延迟电路10和调整电路40之间设置进行VR、VDD之间的电压电平转换的电平位移等即可。
6、集成电路装置图10示出了本实施例的集成电路装置60的构成例。此外，本实施例的集成电路装置60并不局限于图10的结构，可以省略图10电路模块的一部分或者追加其它电路模块或者改变电路模块间的连接形式。
集成电路装置60包括输入读信号XRD(广义上为输入信号IS)的第一I/O单元70。该I/O单元70是输入用的I/O单元。另外，集成电路装置60包括输出数据信号DATA(广义上为输出信号)的第二I/O单元80(每8位的单元)。该I/O单元80是输出输入两用的I/O单元。
集成电路装置60包括图2、图9中说明的延迟调整电路90。该延迟调整电路90通过I/O单元70输入读信号XRD(IS)，输出延迟时间被调整后的延迟信号DS。
集成电路装置60包括初始值设定电路100(熔丝电路)。该初始值设定电路100是输出用于调整延迟电路10的延迟信号的延迟时间的调整数据ADT的电路。该初始值设定电路100可包括熔丝组件(或者非易失性存储组件)、读出并存储熔丝组件(非易失性存储组件)的设定装置的锁存电路、以及生成向该锁存电路提供的闩锁时钟的闩锁时钟生成电路等。延迟调整电路90根据该初始值设定电路100的调整数据ADT调整延迟信号DS的延迟时间。更具体地讲，读出图2的比较结果寄存器30的比较结果数据的测试器，根据延迟时间检测结果执行初始值设定电路100的熔丝组件的断开处理(或者向非易失性存储组件的数据写入处理)。初始值设定电路100向延迟调整电路90输出由断开处理后的熔丝组件的设定状态(向非易失性存储组件写入的数据)决定的调整数据ADT。由此，可将延迟调整电路90的延迟信号DS的延迟时间，设定为响应检测结果的最佳时间。
集成电路装置60包括输出控制信号生成电路110。该输出控制信号生成电路110，根据延迟调整电路90的延迟信号DS生成通过I/O单元80输出的DATA的输出控制信号OE、LT。在此，OE为I/O单元80的输出使能信号，LT为锁存电路130的闩锁时钟。
集成电路装置60包括RAM 120(广义上为存储器)和锁存电路130。从RAM 120读出的例如8位的RDATA，根据闩锁时钟LT被锁存在锁存电路130。作为锁存电路130的输出的例如8位的DATA，通过I/O单元80向外部输出。
图11示出了I/O单元80的具体例。当输出使能信号OE为低电平时，NAND1、NOR1的输出各自固定在高电平、低电平。从而晶体管PTR、NTR全部被关闭，而连接在I/O单元80的焊接点82的节点N1变为高阻抗。
另一方面，当输出使能信号OE为高电平时，NAND1、NOR1为导通状态。从而当DATA为高电平时晶体管PTR被导通，连接在焊接点82的节点N1变为高电平。另一方面，当DATA为低电平时，晶体管NTR被导通，节点N1变为低电平。
图12示出了信号XRD、DS、LT、OE、DATA的时序波形例。如图12的B1所示，延迟信号DS为将读信号XRD只延迟了延迟时间TD的信号。延迟调整电路90根据调整数据ADT来调整该延迟时间TD。
闩锁时钟LT是由输出控制信号生成电路110根据读信号XRD或延迟信号DS等生成。例如，通过求得读信号XRD和延迟信号DS的逻辑与，可生成闩锁时钟LT。锁存电路130，如图12的B2、B3所示，在闩锁时钟LT的上升沿从RAM 120锁存RDATA并输出DATA。
输出使能信号OE也是由输出控制信号生成电路110根据读信号XRD或延迟信号DS等生成的。例如当读信号XRD为有效(低电平)时，如图12的B4所示输出使能信号OE也变为有效(高电平)。另一方面，当延迟信号DS为非有效(高电平)时，如B5所示输出使能信号OE也为非有效(低电平)。
如上，通过输出控制信号生成电路110生成闩锁时钟LT或输出使能信号OE，可恰当地设定图12的B6所示的保持时间THL。另外，从图12可以知道，该保持时间THL的长度由延迟信号DS的延迟时间TD决定。根据本实施例的方法，延迟调整电路90可输出以几乎不受工艺变化影响的正确长度的延迟时间TD延迟的信号DS。由此，保持时间THL的长度也几乎不受工艺变化的影响。其结果，也可满足用户对保持时间THL的AC特性规格的严格要求。
7、初始状态设定电路图13示出了图10的初始状态设定电力100(熔丝电路)的构成例。此外，本实施例的初始状态设定电路并不限定于图13的结构，也可以省略图13电路的一部分或者追加其它电路部分或者改变电路间的连接形式。例如，也可以是省略测试电路(保持测试用信号的触发电路、选择期)等的结构。另外，熔丝组件的位数不限定于3位，也可是2位、4位或4位以上。另外，替代熔丝组件，也可以使用非易失性存储组件(EEPROM等可重复写入数据的非易失性存储组件)。
初始状态设定电路100包括熔丝组件FE1、FE2、FE3(或者非易失性存储组件)；锁存电路301、302、303；保持测试用信号的触发电路311、312、313；选择器321、322、323；选择信号生成电路330；以及闩锁时钟生成电路340。此外，也可以是省略其中一部分的结构。
熔丝组件FE1、FE2、FE3的一端连接VDD(第一电源电压)。从而当熔丝组件FE1～FE3为非切断状态时，熔丝组件FE1～FE3的另一端的电压水平几乎为VDD。另外，在熔丝组件FE1、FE2、FE3的另一端连接了锁存电路301、302、303。
锁存电路301～303将熔丝组件FE1～FE3(或者非易失性存储组件)的设定状态(切段状态、非切断状态)作为调整数据(ADT1～ADT3)读出并存储。具体而言，锁存电路301～303，读出对应于熔丝组件FE1～FE3另一端电压水平的数据(逻辑电平)，并输出锁存数据LD1～LD3。当例如熔丝组件FE1为非切断状态时，熔丝组件FE1的另一端电压电平几乎为VDD。从而锁存电路301，保持“1”数据，并作为锁存数据LD1输出“0”。另一方面，当熔丝组件FE1为切断状态时，熔丝组件FE1的另一端为打开状态。从而锁存电路301保持闩锁时钟LCLK为有效而设定的“0”数据，并作为锁存数据LD1输出“1”。对于锁存电路302、303也是同样。
但是，熔丝组件FE1～FE3一旦被切断就无法复原。因此，在图13中的初始状态设定电路100中，利用测试用信号TI1～TI3，可做出与熔丝组件FE1～FE3被切断的状态等价的状态。由此，可提前确认通过熔丝组件FE1～FE3的设定形成的状态是否在允许范围之内。为此，触发电路311～313在测试模式设定信号XTMODE的下降沿，保持测试用信号TI1～TI3，并将保持的TI1～TI3作为测试用锁存数据TLD1～TLD3输出。另外，在测试模式时，选择器321～323根据选择信号SEL选择测试用锁存数据TLD1～TLD3，并作为调整数据ADT1～ADT3输出。
选择信号生成电路330生成选择信号SEL，并向选择器321～323输出。具体地，选择信号生成电路330包括RS触发器。该RS触发器将测试模式设定信号XTMODE的反相信号作为设定信号，将闩锁时钟LCLK作为复位信号，生成选择信号SEL。具体而言，当作为测试模式设定信号XTMODE输入了低电平脉冲时，选择信号SEL变为高电平；选择器321～323选择测试用锁存数据TLD1～TLD3的一方。另一方面，当作为闩锁时钟LCLK输入高电平脉冲时，选择信号SEL变为低电平；选择器321～323选择由熔丝组件FE1～FE3设定的锁存数据LD1～LD3的一方。
闩锁时钟生成电路340生成闩锁时钟LCLK，用于将熔丝组件FE1～FE3(或者非易失性存储组件)的设定状态读入锁存电路301～303。例如，在图14的信号时序波形例中，若作为信号RCOM输入如C1所示的高电平脉冲时，则如C2所示，以其脉冲下降沿为基准，生成具有相当于反相电路的3段延迟时间的脉冲宽度的闩锁时钟LCLK。于是，通过生成的闩锁时钟LCLK脉冲，锁存电路301～303读取熔丝组件FE1～FE3的设定状态，并输出与FE1～FE3的设定状态对应的锁存数据LD1～LD3。另外，选择信号SEL通过闩锁时钟LCLK脉冲复位为低电平，从而选择器321～323选择锁存电路301～303的锁存数据LD1～LD3，并作为调整数据ADT1～ADT3输出。由此，对应于熔丝组件FE1～FE3的设定状态的调整数据ADT1～ADT3将从初始状态设定电路100输出。
当产生静电等外部噪声时，锁存电路301～303的保持内容(FE1～FE3的设定状态)将发生变化。因此，希望周期性地进行将熔丝组件FE1～FE3的设定状态读入在锁存电路301～303的处理。更具体讲，当集成电路装置为液晶驱动器时，将帧信号或显示导通信号等输入闩锁时钟生成电路340。周期性地生成闩锁时钟LCLK脉冲，并向锁存电路301～303周期性地读入(周期性地刷新)熔丝组件FE1～FE3的设定状态。
但是，若进行这些周期性的读入处理(周期地刷新)，则在非切断状态的熔丝组件连接的锁存电路等中，将有穿透电流流动，从而妨碍省电。另一方面，初始状态设定电路100输出的调整数据ADT1～ADT3，在图7的读信号XRD(输入信号IS)激活之前设定即可。
因此在本实施例中，闩锁时钟生成电路340在向延迟电路10输入读信号XRD(输入信号IS)之前，生成闩锁时钟并输出给锁存301～303。锁存301～303根据该闩锁时钟，在向延迟电路10输入读信号XRD(输入信号IS)之前，先读取熔丝组件(或者非易失性存储组件)的设定状态。更具体讲，在读信号XRD激活(低电平)之前，将如图14的C1所示的信号RCOM(当发生与读相关的工作时变为有效的信号)输入给闩锁时钟生成电路340。在读信号XRD激活(低电平)之前，闩锁时钟生成电路340生成闩锁时钟LCLK并输出给锁存电路301～303，锁存电路301～303读入熔丝组件FE1～FE3的设定状态作为调整数据。
由此，只有发生读信号XRD输入时，进行向锁存电路301～303的熔丝组件FE1～FE3的设定状态的读取处理(刷新处理)。从而，与通过周期信号进行的读入处理时相比，具有可实现设备的低功耗的优点。
8、延迟调整方法下面，对本实施例的延迟调整方法进行详细说明。图15(A)为图2的延迟单元的示意图。
例如，用于设定图15(A)的F1所示的典型值的延迟单元，相当于图2的延迟单元DI～DJ。而F2所示的固定值用延迟单元相当于在延迟单元DJ和DK之间的延迟单元。而F3所示的延迟时间调整用延迟单元相当于延迟单元DK～DL。另外，F4所示的延迟时间检测用延迟单元相当于延迟单元DM～DN。
在本实施例中，利用F4所示的延迟时间检测用延迟单元(DM～DN)检测延迟电路10的延迟时间。根据检测的延迟时间(比较结果数据)设定调整数据。利用F3所示的延迟时间调整用延迟单元(DK～DL)，调整延迟电路10的延迟时间。另外，利用F1所示的典型值设定用延迟单元(DI～DJ)来设定集成电路装置的不同机种所具有的不同的延迟时间典型值。
图15(B)给出了用延迟时间检测用的延迟单元(DM～DN)测定的数据与熔丝组件FE4～FE1的设定状态的关系图。图15(B)的“0”，意味着保持熔丝组件FE4～FE1处于非切断状态不变，“1”意味着使熔丝组件FE4～FE1处于切断状态。此外，图15(B)和图13不同，是熔丝组件为4位时的一个例子。
例如F4所示的延迟时间检测用延迟单元(DM～DN)检测的数据为“0”，延迟时间为典型值时，使全部熔丝组件FE1～FE4保持非切断状态不变。而检测数据为“-8”，延迟时间短时，仅使熔丝组件FE4处于切断状态。另一方面，检测数据为“7”，延迟时间长时，使熔丝组件FE3、FE2、FE1处于切断状态。根据如此设定的熔丝组件FE1～FE4，图13的输出值设定电力100输出调整数据。而且根据该调整数据，调整电路40通过进行利用延迟时间调整用的延迟单元(DK～DL)的调整处理，可获得几乎不受工艺变动影响的延迟时间。
图16为本实施例的延迟调整方法的流程图。
首先，将集成电路装置设定为测试模式(步骤S1)。在XRD端上(延迟电路)输入给定脉冲宽度时间(例如50ns)的测试用输入信号(步骤S2)。之后解除测试模式(步骤S3)。
其次，从比较结果寄存器读出比较结果数据(延迟表值、延迟检测数据)(步骤S4)。根据读出的比较结果数据切断熔丝组件(或者向EEPROM写入数据)，设定延迟时间的调整数据(步骤S5)。
其次，设定测试模式(步骤6)，向XRD端(延迟电路)再次写入给定脉冲宽度时间(例如50ns)的测试用输入信号。之后解除测试用模式(步骤S8)。
然后，从比较结果寄存器读出比较结果数据，确认(步骤S9)延迟时间是否在设定时间的允许范围内(+/-1ns)。
例如，作为对熔丝组件是否正确切断的确认方法，可以考虑在图16的步骤S5设定调整数据后，通过测试器对图10的输出用I/O单元80的输出信号延迟值进行测试的方法来确认。
但是，如前所述，测试时附加在输出用I/O单元80的输出端上的寄生电容非常大的一方，其输出用I/O单元80的驱动能力较低。从而导致输出用I/O单元80的输出信号的波形迟钝，使得无法检测正确的延迟时间。
因此，在本实施例中，在图16所示的步骤S5中设定了调整数据后，如步骤S7所示，再次输入给定脉冲宽度时间的测试用输入信号。如步骤S9所示，读出比较结果数据，从而确认延迟时间是否在设定时间的允许范围之内。
由此，仅以读出比较结果数据，可切实确认所切断的熔丝组件是否有误。从而与在延迟时间调整后由测试器检测延迟时间的方法相比，可节省测试器的时间，同时可提高测试器的可靠性。
此外，本发明并不限定于上述的实施例，可在本发明的要旨范围内作种种的变形实施。
例如，作为技术规格书或者附图中所述的广义或同义用语所引用的用语，也可以在技术规格书或者附图中其它所述中替换为广义或同义用语。
另外，延迟调整电路、延迟电路、比较电路、比较结果寄存器、集成电路装置等结构，并不限定于图2～图10等详细说明的结构，而可以做种种的变形实施。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。
符号说明DI～DN 延迟单元IS输入信号DS、DSM～DSN延迟信号PI～PN 分接头LG1～LGN-M+1逻辑电路DF1～DFN-M+1触发电路FE1～FE3熔丝组件10延迟电路 20比较电路30比较结果寄存器40调整电路42、44选择电路 50定电压发生电路70、80I/O单元 90延迟调整电路100初始值设定电路 110输出控制信号生成电路120RAM 130锁存电路301～303锁存电路311～313触发电路321～323选择器 330选择信号生成电路340闩锁时钟生成电路
权利要求
1.一种延迟调整电路，其特征在于，包括延迟电路，其具有多个延迟单元，被输入输入信号，而输出输入信号的延迟信号；比较电路，将在所述延迟电路输入的测试用输入信号脉冲的脉冲宽度时间，与所述延迟电路的所述多个延迟单元之间的多个分接头中的第M～第N(M、N为整数，N＞M)分接头所输出的第M～第N延迟信号的第M～第N的延迟时间的比较结果，存储到比较结果寄存器中；以及调整电路，用于调整所述延迟电路中的延迟信号的延迟时间。
2.根据权利要求1所述的延迟调整电路，其特征在于，所述比较电路包括第1～第(N-M+1)逻辑电路，以及由第1～第(N-M+1)触发器电路构成的所述比较结果寄存器；在所述第1～第(N-M+1)逻辑电路的第一输入，输入所述测试用输入信号；在所述第1～第(N-M+1)逻辑电路的第二输入，输入所述第M～第N延迟信号；所述第1～第(N-M+1)逻辑电路的输出，输入至所述第1～第(N-M+1)触发器电路的时钟端。
3.根据权利要求1所述的延迟调整电路，其特征在于所述比较电路包括由第1～第(N-M+1)触发器电路构成的所述比较结果寄存器；在所述第1～第(N-M+1)触发器电路的数据端，输入所述第M～N的延迟信号，在所述第1～第(N-M+1)触发器电路的时钟端输入所述测试用输入信号。
4.根据权利要求1所述的延迟调整电路，其特征在于所述调整电路包括用于调整延迟时间的第一选择电路，所述第一选择电路输入所述延迟电路的多个分接头中第K～第L(K、L为整数，L＞K)分接头所输出的第K～第L延迟信号，从所述第K～第L延迟信号中选择任意一个延迟信号输出；所述第一选择电路的输出，输入到其输出连接所述延迟电路的第(L+1)分接头的第(L+1)延迟单元中。
5.根据权利要求1所述的延迟调整电路，其特征在于所述调整电路，包括延迟时间典型值设定用第二选择电路，其输入从所述延迟电路的多个分接头中第I～第J(I、J为整数，J＞I)分接头输出的第I～第J延迟信号，选择所述第I～第J延迟信号中的任意一个延迟信号输出；所述第二选择电路的输出，输入至其输出连接所述延迟电路的第(J+1)分接头的第(J+1)延迟单元。
6.根据权利要求1所述的延迟调整电路，其特征在于包括生成定电压的定电压生成电路；所述延迟电路，将在所述定电压生成电路生成的定电压作为工作电源电压。
7.根据权利要求1所述的延迟调整电路，其特征在于包括初始状态设定电路，输出用于调整延迟信号的延迟时间的调整数据；所述调整电路根据来自所述初始状态设定电路的所述调整数据，调整延迟信号的延迟时间。
8.根据权利要求7所述的延迟调整电路，其特征在于所述初始状态设定电路包括锁存电路，将熔丝组件或者非易失性存储组件的设定状态作为所述调整数据而读出并存储；闩锁时钟生成电路，生成锁存器时钟，用于将所述熔丝组件或者非易失性存储组件的设定状态读入所述存储电路；所述闩锁时钟生成电路在向所述延迟电路输入输入信号之前，生成所述锁存器时钟并输出到所述锁存器电路；所述锁存电路根据已生成的所述锁存器时钟，在向所述延迟电路输入输入信号之前，先读取所述熔丝组件或者非易失性存储组件的设定状态。
9.一种集成电路装置，其特征在于包括输入输入信号的第一I/O单元；输出输出信号的第二I/O单元；权利要求1至8中任一所述的延迟调整电路，其通过所述第一I/O单元被输入输入信号，输出调整了延迟时间后所得的延迟信号；以及输出控制信号生成电路，根据所述延迟调整电路输出的延迟信号，生成通过所述第二I/O单元输出的输出信号的输出控制信号。
10.根据权利要求9所述的集成电路装置，其特征在于所述输出控制信号生成电路根据所述延迟信号，生成所述第二I/O单元的输出使能信号。
11.一种延迟调整方法，是采用了权利要求1至8中任一所述的延迟调整电路的延迟时间调整方法，其特征在于将具有给定的脉冲宽度时间的脉冲的所述测试用输入信号，输入至所述延迟电路；从所述比较结果寄存器读出将所述测试用输入信号的所述脉冲宽度时间和所述第M～N的延迟时间进行比较后的比较结果数据；根据读出的所述比较结果数据，设定用于调整延迟信号延迟时间的调整数据。
12.根据权利要求11所述的延迟调整方法，其特征在于在设定了所述调整数据，并调整所述延迟时间后，将具有给定脉冲宽度时间的脉冲的所述测试用输入信号，再次输入到所述延迟电路；从所述比较结果寄存器读出再次输入的所述测试用输入信号的所述脉冲宽度时间和所述第M～N的延迟时间比较后的比较结果，确认调整后的延迟时间。
全文摘要
本发明提供一种可将延迟信号的延迟时间调整为最佳的延迟调整电路、集成电路装置、延迟调整方法。延迟电路(10)包括多个延迟单元DI～DN，被输入了输入信号IS并输出延迟信号。比较电路(20)将输入给延迟电路(10)的测试用输入信号IS脉冲的脉冲宽度时间和延迟电路(10)的分接头PM～PN输出的延迟信号PM～PN的延迟时间的比较结果，存储在比较结果寄存器(30)。调整电路(40)，调整延迟电路(10)的延迟信号的延迟时间。根据从比较结果寄存器(30)读出的比较结果数据，设定了延迟时间的调整数据ADT。在延迟时间被调整后再次输入测试用输入信号，从比较结果寄存器再次读出比较结果数据，确认调整后的延迟时间。
文档编号H03L7/06GK1630190SQ20041010138
公开日2005年6月22日 申请日期2004年12月17日 优先权日2003年12月17日
发明者田村刚 申请人:精工爱普生株式会社