专利名称：一种具有迟滞值的输入接受器及其构建方法及集成电路的制作方法
技术领域：
本发明涉及输入接受器，尤其是涉及一种给迟滞值提供输入接受器，以给输入信号提供适当的噪声容受范围的方法及装置。
背景技术：
在早期集成电路的设计中，互补式金属氧化半导体(CMOS)输出驱动器被规划为推-挽式元件。结果，视电路温度、供应电压及制造过程的差异，输出总线的噪声会明显波动，而噪声同时也是汇集在集成电路的装置数量的函数。
近年来，由于技术的不断发展，导致装置尺寸及使用电压逐步降低，设计者被迫更积极地在外部总线处理噪声问题，以使系统内的电路运作速度能最大化。最近工业界解决输出驱动器问题的观念为从推-挽式输出转而趋向于使用差动输入接受器。差动输入接受器的一侧连接一参考电压，另一侧则由开路漏极N-信道装置所驱动。典型的开路漏极N-信道装置由芯片提供，而总线拉升电阻则从芯片内或自外部提供，例如在系统主机板等。
上述类型的输出驱动器盛行于工业界，由英特尔(Intel)所开发的奔腾(Pentium)X86系列的微处理器就是其中一例。奔腾(Pentium)微处理器使用开路漏极N-信道输出装置驱动一1.5V总线，其参考阈值为1.0V。较新的总线规格则使用更低的电压，例如参考阈值为0.83V的1.25V总线。通常使用56欧姆拉升终端，并且在拉降阻抗则未指定时，开路漏极信道装置被使用而符合总线的切换及时序规格。工业界采用Assisted Gunning Transceiver Logic(AGTL，Assisted Gunning Transceiver Logic，援助发射接收逻辑电路)这个名称来广泛描述连接这类总线的装置。这些装置被称为AGTL装置或AGTL逻辑或简称AGTL。
然而现有的输入接受器在输入信号具有高噪声的场合有其缺点。具有高噪声的输入信号会在集成电路上导致错误触发及不当运作上。就该些接受器，其触发或切换的门槛是由邻近设计切换阈值的一电压范围所界定。而此一电压范围的限制大致是由制造过程、操作温度及操作电压所决定。其它输入装置如施密特触发装置(Schmidt Trigger device)被设计成可为输入信号提供迟滞值，但是以降低速度、增加耗能及额外的总线负担等做为其代价。
如果根据较新总线规格而降低电压，会使噪声的容受度随之降低，而使噪声问题越来越严重。因此急须提供一种输入接受器，可以承受更高的噪声，而仍能在总线操作电压下维持正确逻辑运算，包含在较新规格下的较低电压。也为急需者提供一种输入接受器，可以取代现有输入接受器，而具有较高的噪声免疫力，而不会付出如现今使用迟滞值的装置，像施密特触发装置的代价。
发明内容
本发明所要解决的技术问题在于提供一种使用滞后变动参考值的输入接受器，具有较高的噪声免疫力，可以承受更高的噪声，而仍能在总线操作电压下维持正确逻辑运算，且无现有使用迟滞值装置的缺点。
为了实现上述目的，本发明提供了一种具有迟滞值的输入接受器，其特点在于，包括一差动放大器，其具有用以接受一输入信号的一第一输入端，连接至一参考节点的一第二输入端，以及提供一第一输出信号的一输出端，此第一输出信号具有分别用以指示所述输入信号的状态第一状态及第二状态；一参考电路，其提供所述参考节点并产生一在标称阈压值的参考信号；及一堆栈装置，其连接至所述差动放大器的输出端及所述参考节点，并根据所述第一输出信号，与所述输入信号相反的方向，在上阈值电压及下阈值电压之间调整所述参考信号。
上述输入接受器，其特点在于，所述参考电路包含一分压器，该分压器具有第一中节点以做为所述参考节点，并分割一电源电压信号以产生所述参考信号。
上述输入接受器，其特点在于，所述分压器包含多个P-信道装置，该多个P-信道装置在电源电压信号及接地端间以串连方式相接。
上述输入接受器，其特点在于，每一个P-信道装置具有相互连接在一起的一基体及一源极，以及相互连接在一起的一栅极及一漏极。
上述输入接受器，其特点在于，其中第一中节点提供所述参考信号，该参考信号的标称值约为所述电源电压信号的三分之二。
上述输入接受器，其特点在于，所述堆栈装置包含一P-信道装置，具有一源极连接至所述差动放大器，并具有一栅极及一漏极连接至所述参考节点；及一N-信道装置，具有一源极连接至所述差动放大器的输出端，一漏极连接至所述参考节点，及一栅极连接至所述分压器。
上述输入接受器，其特点在于，所述分压器包含一第二中节点，其连接所述N-信道装置的所述栅极。
上述输入接受器，其特点在于，所述第一中节点具有约为所述电源电压信号的三分之二的一标称电压值，且其中所述第二中节点具有约为所述电源电压信号的三分之一的一标称电压值。
上述输入接受器，其特点在于，还包含所述输入信号被提供给所述差动放大器的一反相输入端，其中所述第一输出信号以所述输入信号的方向的相反方向进行切换；及一反相器，其具有一输入端连接至所述差动放大器的所述输出端，及一输出端用以提供一第二输出信号以显示所述输入信号的状态。
本发明还提供一种集成电路，其特点在于，包括一电源接脚及一接地接脚，两者共同接受一总线电压；一差动放大器，其由总线电压提供电源，并具一反相输入端以接受一输入信号，一非反相输入端以接受一参考信号，及一输出端以提供具有第一及第二状态的一数字信号来指示所述输入信号的状态；一参考电路，其桥接于所述电源接脚及接地接脚之间，并提供位于一标称阈值电压的所述参考信号；及一切换电路，其连接所述差动放大器的所述输出端，并根据所述数字信号的状态，调整所述参考信号至高或低于所述标称阈值电压的上或下阈值电压。
上述集成电路，其特点在于，所述参考电路包含一电阻式分压器，该电阻式分压器具有一第一中节点以提供所述参考信号。
上述集成电路，其特点在于，所述电阻式分压器包含多个P-信道装置，该多个P-信道装置堆栈于所述电源接脚及接地接脚之间。
上述集成电路，其特点在于，所述多个形成堆栈的P-信道装置的每一个，包含相互连接在一起的一基体和源极，以及相互连接在一起的一栅极和漏极。
上述集成电路，其特点在于，所述切换电路包含所述分压器，其包含一第二中节点；一第一P-信道装置，其具有分别连接至所述第一中节点的一栅极和一漏极，以及连接至所述差动放大器的所述输出端的一源极；及一N-信道装置，其具有连接至所述第一中节点的一漏极，连接至所述第二中节点的一栅极，以及连接至所述差动放大器地所述输出端的一源极。
上述集成电路，其特点在于，所述第一中节点具有约为所述总线电压的三分之二的一标称电压值，且其中所述第二中节点具有约为所述总线电压的三分之一的一标称电压值。
本发明还提供一种构建具有迟滞值的输入接受器的方法，其特点在于，包括提供具有标称阈值电压的参考节点；以差动放大器比较参考节点电压与输入信号电压，差动放大器在一较高电压及一较低电压之间进行切换；当差动放大器切换至较高电压时，增加参考节点电压至一上阈值电压；及当差动放大器切换至较低电压时，减少参考节点电压至一下阈值电压。
上述构建具有迟滞值的输入接受器的方法，其特点在于，所述提供参考节点的步骤包含在电压来源的端子间堆栈多个第一P-信道装置，并设立中节点的步骤。
上述构建具有迟滞值的输入接受器的方法，其特点在于，所述增加参考节点电压的步骤包含激活一第二P-信道装置，第二P-信道装置连接至所述多个第一P-信道装置的步骤。
上述构建具有迟滞值的输入接受器的方法，其特点在于，所述减少参考节点电压的步骤，包含激活一N-信道装置，该N-信道装置连接至所述多个第一P-信道装置的步骤。
上述构建具有迟滞值的输入接受器的方法，其特点在于，所述比较参考节点电压与输入信号电压的步骤，包含当输入信号电压低于下阈值电压，差动放大器切换至较高电压；以及当输入信号电压高于上阈值电压，差动放大器切换至较低电压的步骤。
本发明的功效，在于具有迟滞值输入接受器具有较高的噪声免疫力，可以承受更高的噪声，而仍能在总线操作电压维持正确逻辑运算，且无现有使用迟滞值装置的降低速度、增加耗能及额外的总线负担等缺点。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
图1为根据AGTL规范使用于开路漏极总线的现有接受器示意图；图2为根据AGTL规范使用于开路漏极总线的本发明一实施例的接受器示意图；图3为图2中本发明一实施例的输入接受器运作的时序图；图4为本发明实施例中构建具有迟滞值差动输入接受器的方法的流程图。
其中，附图标记100-输入接受器200-输入接受器，201-分压器203-第一中节点，205-第二中节点207-“弱”堆栈装置U1-差动放大器，REF-参考信号PDPADIN-输入信号，OUT-输出信号VTT-总线源信号，HREF-具迟滞值的参考信号GRASS-差动放大器输出信号P1、P2、P3、P4-P-信道装置N1-N-信道装置HREF+-上阈值电压，HREF--下阈值电压GND-接地端步骤401-将一标称电压值提供给一参考节点步骤403-使用一差动放大器对一输入信号及参考节点电压进行比较步骤405-当差动放大器切换至电压高值，参考节点电压被增加至上阈值电压步骤407-当差动放大器切换至电压低值，参考节点电压被减少至下阈值电压具体实施方式
图1为现有输入接受器100的示意图，其使用于AGTL结构开路漏极总线。现有输入接受器100包括一差动放大器U1，其具有一反相输入端以接受参考信号REF，一非反相输入端以接受输入信号PDPADIN；及一输出端以提供输出信号OUT。参考信号REF是自总线电源信号VTT衍生到一切换阈压值，VTT及REF是在芯片外产生并通过pads(未图示)提供给芯片。在一AGTL架构中，总线电源信号VTT约为1.5V，而切换阈压值REF则定为2/3 VTT一或约1.0V。当PDPADIN信号经REF信号，U1的转换是被要求的。在所示结构中，当输入信号PDPADIN低于REF，输出信号OUT在低值，而当输入信号PDPADIN高于REF，输出信号OUT转为高值。
当输入信号PDPADIN具有高噪声时，输入接受器100表现不佳。并且，根据较新的总线规格，总线电源信号VTT被降为1.25V，参考信号REF则被降为约0.83V(1.25V的2/3)阈压值，噪声容忍范围也被等比例地缩小，使得更难以克服噪声问题。如前所述，其它输入装置，例如施密特触发装置(SchmidtTrigger device)，虽有提供一迟滞值(hysteresis)予输入信号，但这以降低速度、增加耗能及额外的总线负担等做为代价。
图2为本发明一实施例的输入接受器200的示意图，其根据AGTL架构开路使用于漏极总线结构。其包括一差动放大器U1以接受输入信号PDPADIN。但在此一输入接受器200，输入信号PDPADIN却是提供给差动放大器U1的反相输入端，而另一个具迟滞值的参考信号HREF则提供给非反相输入端。差动放大器U1在其输出端显示一GRASS信号，此一GRASS信号具有相对于输入信号PDPADIN状态的反相状态。输入接受器200也包括一反相器U2，其具有一输入端以接受GRASS信号及一输出端以提供OUT信号，OUT信号为一非反相版的PDPADIN信号。
参考信号HREF衍生自总线电源信号VTT并具有一如同现有差动输入接受器100的REF信号的标称阈值。根据AGTL架构，如果VTT为1.5V，则HREF具有1.0V的标称阈值，如果VTT为1.25V，则HREF具有0.83V的标称阈值。AGTL架构的实施例只是最佳实施例，其它的电压值和操作模式也可以考虑使用。此一HREF信号并非来自于芯片外，而是产自于芯片内。并且，此一HREF信号具有两个操作电压值，一个稍高于标称阈值电压，另一个稍低于标称阈值电压，而使用那一个阈值电压则取决于GRASS信号的状态。如此，HREF信号并非一单一电压值，而是一具有迟滞值的参考信号，其如下述。
一分压器201，做为一参考电路，产生HREF信号的标称阈值电压。此分压器201由三个实质相同的P-信道装置P1、P2及P3，在总线电源信号VTT及一参考端子或接脚如接地端GND之间，以串连方式堆栈而成。P1的源极连接VTT，其漏极与门极在一第一中节点203相连，该第一中节点203产生HREF信号。P2的源极连接中节点203，其漏极与门极在一第二中节点205相连。P3的源极连接中节点205，其漏极与门极在接地端GND相连。每P1、P2及P3的基体(或N-井或井连接线(well tie))各自与其源极连接。如此，P1的源极及基体与VTT等电位，而P3的栅极及漏极则均接地。P1的栅极及漏极与P2的源极及基体等电位，P2的栅极及漏极与P3的源极及基体等电位。如此，分压器201以一种对称的组态形成，并将VTT电压均分为三等分。如此，节点203的标称电压值约为(2/3)VTT，而节点205的电压值约为(1/3)VTT。
输入接受器200包括一“弱”堆栈装置207，其具有一P-信道装置P4及N-信道装置N1。GRASS信号被提供给N1及P4的源极。N1及P4的漏极及P4的栅极在节点203连接。N1的栅极连接节点205，P4的基体连接VTT。在另一种组态中，N1及P4基体节点可连接至GRASS信号。堆栈装置207做为一切换电路，根据GRASS信号的变换，而稍为增加或减少节点203参考信号HREF的阈值电压。随着输入信号PDPADIN与参考信号HREF比较的结果的变换，差动放大器U1根据高或低阈值电压变换GRASS信号的状态。HREF信号以输入信号PDPADIN变化方向的反方向增加或减少，如此便可根据GRASS信号变换提供迟滞值。在所示的电路结构中，P1到P3具有相等的大小，而相较于P1到P3，N1及P4则为较“弱”的装置。如将述于后者，滞后变动的程度可用调整N1及P4对P1到P3的相对大小来调整。
图3为输入接受器200运作的时序图，其中以输入信号PDPADIN及参考信号HREF的电压值为纵轴，而时间为横轴。时间刻度并非特定，而是根据个别的装置或应用而定。输入信号PDPADIN以在0.0V至1.25V间振荡或切换的周期波呈现。总线电源信号VTT，根据AGTL架构，以具有约1.25V电压的虚线呈现。HREF的标称阈值电压约为0.83V，以标有2/3 VTT的第一条点线呈现。在起始时间T0(在非特定刻度时间坐标＝0.0)时，输入信号PDPADIN在其最低电压值0V。当输入信号PDPADIN的电压低于参考信号HREF电压值时，GRASS信号为高值；而当GRASS信号为高值，N1为关而P4为开；而当N1为关而P4为开时，在节点203的参考信号HREF电压便被拉升而高于标称阈值电压的2/3VTT。在所示的电路结构中，相较于P1到P3，P4是相对较“弱”的装置，所以如图所示的上阈值电压HREF+，HREF电压只增加到高出2/3 VTT约50mV，即0.88V。如此，当在输入信号PDPADIN低于参考信号HREF电压的时间点T0，参考信号HREF电压起先是在上阈值电压HREF+。
输入信号PDPADIN电压持续上升直到在T1时间超过上阈值电压HREF+，在此时点差动放大器U1进行切换动作，而将GRASS信号变为低值。而当GRASS信号为低值，P4为关而N1为开；而当P4为关而N1为开时，在节点203的参考信号HREF电压便被拉下而低于标称阈值电压的2/3 VTT。在所示的电路结构中，相较于P1到P3，N1是相对较“弱”的装置，所以如图所示的下阈值电压HREF-，HREF电压只减少到低于2/3 VTT约50mV，即0.78V。如此，当大约在输入信号PDPADIN高于参考信号HREF的上阈值电压HREF+的时间点T1，参考信号HREF电压被拉低至下阈值电压HREF-。输入信号PDPADIN继续增加至以301标示的最高值，然后再下降，直到在T2时间低于下阈值电压HREF-。当输入信号PDPADIN下降而在T2时间低于下阈值电压HREF-时，差放大器U1进行切换动作，而将GRASS信号拉至高值。当GRASS信号变为高值，N1关闭而P4再度开启，而参考信号HREF也再切换回上阈值电压HREF+，并周而复始地重复相似的过程。输出信号OUT响应GRASS信号的转换而转换，并提供一PDPADIN信号的非反相表现。
输入接受器200及图3输入接受器200运作的时序图所示的实施例显示相对于2/3 VTT的标称阈值电压，HREF迟滞值的变化范围约为100mV。100mV迟滞值的变化范围已足以在许多的应用上容受噪声，且不会导致上述现有迟滞值装置，如施密特触发装置的不良效果。为说明的方便，输入信号PDPADIN以一周期性的信号呈现，但也可以是任何其它种类的信号，包括二位或数字逻辑的信号。虽然输入信号PDPADIN在此是以一相对“干净”的信号呈现，但即使输入信号PDPADIN加入高达数十mV的噪声也不会干扰切换动作的正确运作。尤其，当HREF迟滞值防止GRASS信号被错误触发或振荡时，HREF迟滞值就能使差动放大器U1正确地切换。如同此领域的技术人员所能领会，迟滞值的范围可通过调整N1及P4相对于P-信道堆栈装置P1至P3的大小而实现。
此P-信道装置被规划为相对精确且均匀的电阻装置，其分割总线电源信号VTT而得到2/3 VTT的电压值，以做为比较及切换之用。差动放大器U1直接或间接地接受来自总线电源信号VTT的电源，并在该电源的范围-VTT电压至GND接地电压之间进行对GRASS信号的切换。于是，当N1关而P4开，P4实际上是处于与P1并联的状态，在VTT及节点203之间的总电阻因而降低，HREF的电压值因此而提高到上阈值电压HREF+。同时，当P4关而N1开，N1实际上是处于与P2及P3并联的状态，在GND接地端及节点203之间的总电阻因而降低，HREF的电压值因此而降低到下阈值电压HREF-。其它替代性的结构也可被考虑，例如以电阻器或其它电阻性装置构建分压器201。在此替代性的结构中或在另外的情况，N1及P4可被电阻式装置及切换电路取代，以针对GRASS信号在HREF+及HREF-间调整参考信号HREF。
图4为根据本发明例示性实施例的构建差动输入接受器方法的流程图。在步骤401，一标称电压值被提供给一参考节点。在所示的实施例中，此是由在总线电压源VTT及GND之间堆栈具有一中节点的多个P-信道装置而达成。在步骤403，使用一差动放大器对一输入信号及参考节点电压进行比较，该差动放大器在一电压高值及一电压低值间进行切换。在一实施例中，当输入信号电压低于一下阈值电压时，差动放大器切换至电压高值，而当输入信号电压高于一上阈值电压时，差动放大器切换至电压低值。同时，差动放大器接受总线电压VTT，并在VTT电压间进行切换。
在步骤405，当差动放大器切换至电压高值，参考节点电压被增加至上阈值电压。在所示的实施例中，此是由激活连至第一P-信道堆栈装置的一第二P-信道装置而实现。而在步骤407，当差动放大器切换至电压低值，参考节点电压被减少至下阈值电压。在所示的实施例中，此是由激活连至第一P-信道堆栈装置的一N-信道装置而实现。
根据本发明的实施例而实施地差动接受器有多个胜于现有接受器的优点。本发明使设计者能在集成电路或芯片中使用一种差动接受器，其噪声承受范围明显高于现有差动接受器迄今为止所能提供的范围。例如，差动输入接受器200可以实施于一集成电路，其接受的VTT总线电压来自外部来源。在所示的实施例中，HREF信号是内生自VTT信号。输入信号PDPADIN可自外部或内部来源提供。HREF信号的迟滞值可以对抗一高噪声的输入信号PDPADIN。如同本说明所述，迟滞值的变化范围可通过调整堆栈装置的大小而增加。本发明对在低电压操作的差动输入接受器具有显著的优点，例如使用于较新的总线规格的场合，其预期将会使用1.25V的总线且具有0.83V的阈值电压。
虽然在此本发明已参照一些较佳实施例做相当详细的描述，但其它实施例或变化也在本发明的预期之内。例如，分压器201也可以使用其它精密或一般的电阻器或电阻式装置。同样地，装置P4及N1也可以电阻式装置及电子式切换装置或类似装置取代。
虽然本发明在此使用AGTL的总线规格及其相关输入规范加以描述，但在此发明人也要强调本发明的范围超出AGTL而根据需要对输入的噪声免疫的任何应用。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明权利要求的保护范围。
权利要求
1.一种具有迟滞值的输入接受器，其特征在于，包括一差动放大器，其具有用以接受一输入信号的一第一输入端，连接至一参考节点的一第二输入端，以及提供一第一输出信号的一输出端，此第一输出信号具有分别用以指示所述输入信号的状态第一状态及第二状态；一参考电路，其提供所述参考节点并产生一在标称阈压值的参考信号；及一堆栈装置，其连接至所述差动放大器的输出端及所述参考节点，并根据所述第一输出信号，与所述输入信号相反的方向，在上阈值电压及下阈值电压之间调整所述参考信号。
2.根据权利要求1所述的输入接受器，其特征在于，所述参考电路包含一分压器，该分压器具有第一中节点以做为所述参考节点，并分割一电源电压信号以产生所述参考信号。
3.根据权利要求2所述的输入接受器，其特征在于，所述分压器包含多个P-信道装置，该多个P-信道装置在电源电压信号及接地端间以串连方式相接。
4.根据权利要求3所述的输入接受器，其特征在于，每一个P-信道装置具有相互连接在一起的一基体及一源极，以及相互连接在一起的一栅极及一漏极。
5.根据权利要求2所述的输入接受器，其特征在于，其中第一中节点提供所述参考信号，该参考信号的标称值约为所述电源电压信号的三分之二。
6.根据权利要求2所述的输入接受器，其特征在于，所述堆栈装置包含一P-信道装置，具有一源极连接至所述差动放大器，并具有一栅极及一漏极连接至所述参考节点；及一N-信道装置，具有一源极连接至所述差动放大器的输出端，一漏极连接至所述参考节点，及一栅极连接至所述分压器。
7.根据权利要求6所述的输入接受器，其特征在于，所述分压器包含一第二中节点，其连接所述N-信道装置的所述栅极。
8.根据权利要求7所述的输入接受器，其特征在于，所述第一中节点具有约为所述电源电压信号的三分之二的一标称电压值，且其中所述第二中节点具有约为所述电源电压信号的三分之一的一标称电压值。
9.根据权利要求1所述的输入接受器，其特征在于，还包含所述输入信号被提供给所述差动放大器的一反相输入端，其中所述第一输出信号以所述输入信号的方向的相反方向进行切换；及一反相器，其具有一输入端连接至所述差动放大器的所述输出端，及一输出端用以提供一第二输出信号以显示所述输入信号的状态。
10.一集成电路，其特征在于，包括一电源接脚及一接地接脚，两者共同接受一总线电压；一差动放大器，其由总线电压提供电源，并具一反相输入端以接受一输入信号，一非反相输入端以接受一参考信号，及一输出端以提供具有第一及第二状态的一数字信号来指示所述输入信号的状态；一参考电路，其桥接于所述电源接脚及接地接脚之间，并提供位于一标称阈值电压的所述参考信号；及一切换电路，其连接所述差动放大器的所述输出端，并根据所述数字信号的状态，调整所述参考信号至高或低于所述标称阈值电压的上或下阈值电压。
11.根据权利要求10所述的集成电路，其特征在于，所述参考电路包含一电阻式分压器，该电阻式分压器具有一第一中节点以提供所述参考信号。
12.根据权利要求11所述的集成电路，其特征在于，所述电阻式分压器包含多个P-信道装置，该多个P-信道装置堆栈于所述电源接脚及接地接脚之间。
13.根据权利要求12所述的集成电路，其特征在于，所述多个形成堆栈的P-信道装置的每一个，包含相互连接在一起的一基体和源极，以及相互连接在一起的一栅极和漏极。
14.根据权利要求11所述的集成电路，其特征在于，所述切换电路包含所述分压器，其包含一第二中节点；一第一P-信道装置，其具有分别连接至所述第一中节点的一栅极和一漏极，以及连接至所述差动放大器的所述输出端的一源极；及一N-信道装置，其具有连接至所述第一中节点的一漏极，连接至所述第二中节点的一栅极，以及连接至所述差动放大器地所述输出端的一源极。
15.根据权利要求14所述的集成电路，其特征在于，所述第一中节点具有约为所述总线电压的三分之二的一标称电压值，且其中所述第二中节点具有约为所述总线电压的三分之一的一标称电压值。
16.一种构建具有迟滞值的输入接受器的方法，其特征在于，包括提供具有标称阈值电压的参考节点；以差动放大器比较参考节点电压与输入信号电压，差动放大器在一较高电压及一较低电压之间进行切换；当差动放大器切换至较高电压时，增加参考节点电压至一上阈值电压；及当差动放大器切换至较低电压时，减少参考节点电压至一下阈值电压。
17.根据权利要求16所述的构建具有迟滞值的输入接受器的方法，其特征在于，所述提供参考节点的步骤包含在电压来源的端子间堆栈多个第一P-信道装置，并设立中节点的步骤。
18.根据权利要求16所述的构建具有迟滞值的输入接受器的方法，其特征在于，所述增加参考节点电压的步骤包含激活一第二P-信道装置，第二P-信道装置连接至所述多个第一P-信道装置的步骤。
19.根据权利要求16所述的构建具有迟滞值的输入接受器的方法，其特征在于，所述减少参考节点电压的步骤，包含激活一N-信道装置，该N-信道装置连接至所述多个第一P-信道装置的步骤。
20.根据权利要求16所述的构建具有迟滞值的输入接受器的方法，其特征在于，所述比较参考节点电压与输入信号电压的步骤，包含当输入信号电压低于下阈值电压，差动放大器切换至较高电压；以及当输入信号电压高于上阈值电压，差动放大器切换至较低电压的步骤。
全文摘要
本发明涉及一种具有迟滞值的输入接受器，包括差动放大器，其具有用以接受输入信号的第一输入端，连接至参考节点的第二输入端，以及提供第一输出信号的输出端，此第一输出信号具有分别用以指示所述输入信号的状态第一状态及第二状态；参考电路，其提供参考节点并产生在标称阈压值的参考信号；及堆栈装置，其连接至差动放大器的输出端及参考节点，并根据第一输出信号，与输入信号相反的方向，在上阈值电压及下阈值电压之间调整参考信号。本发明中具有迟滞值输入接受器，具有较高的噪声免疫力，可以承受更高的噪声，而仍能在总线操作电压维持正确逻辑运算，且无现有使用迟滞值装置的降低速度、增加耗能及额外的总线负担等缺点。
文档编号H03K19/003GK1691044SQ200410102608
公开日2005年11月2日 申请日期2004年12月24日 优先权日2004年4月28日
发明者詹姆斯·R·伦伯格 申请人:威盛电子股份有限公司