专利名称：时钟输入/输出设备的制作方法
技术领域：
本发明涉及时钟输入/输出设备，如缓冲器或选择器电路，所述设备用在时钟路径上，用于提供由振荡电路等所产生的时钟信号。具体地说，本发明涉及一种与逻辑门组合在一起所构成的时钟输入/输出设备。
背景技术：
按照现有的实践，当把振荡器产生的时钟信号比如加到另一个集成电路上时，为防止加到这个集成电路上的时钟信号的波形变差，要在振荡器和集成电路之间插入时钟缓冲器(参见下面列出的非专利出版物1)。这样的时钟缓冲器包括多个反相器。当时钟缓冲器与输出有不同频率的多个时钟信号一起使用时，这样的时钟缓冲器设有用来选择一个时钟信号的选择器电路或开关。
这样的选择器电路或开关包括逻辑门，如“与非”门和“或非”门。譬如图8所示，“与非”门Na作为选择电路而工作，接收来自振荡器的时钟信号和允许信号，根据该允许信号确定是否给出时钟功能，而反相器Iv作为缓冲器而工作，接收自“与非”门Na输出的时钟信号。如图8所示那样配置的”与非”门Na和反相器Iv是由图9所示的多个MOS晶体管构成的。
具体来说，“与非”门Na是如下构成的P沟道MOS晶体管T1、T2，它们的源极接到直流电压VDD；N沟道MOS晶体管T3，它的漏极连接到MOS晶体管T1、T2的漏极；以及N沟道MOS晶体管T4，它的漏极连接到MOS晶体管T3的源极，它的源极接地。在这个“与非”门Na中，将允许信号提供给MOS晶体管T2、T3的栅极，并将时钟提供给MOS晶体管T1、T4的栅极。“与非”门Na的输出端出现在MOS晶体管T1至T3的漏极之间的节点处。
另一方面，反相器Iv是如下构成的P沟道MOS晶体管T5，它的源极接收直流电压VDD；N沟道MOS晶体管，它的漏极连接到MOS晶体管T5的漏极，它的源极接地。在这个反相器Iv中，在MOS晶体管T1到T3的漏极之间的节点连接到MOS晶体管T4和T5的栅极，以便可以在这里给出“与非”门Na的输出。在MOS晶体管T4和T5的漏极之间的节点处成为反相器Iv的输出端。
非专利出版物1“晶体管技术，2001年8月发行”CQ出版有限公司，pp255-256。
发明内容
在上述情况下，振荡器的输出电压在0和VDD之间变化，并且反相器Iv接收直流电压VDD，将反相器Iv的阈值电压设计成等于VDD/2。然而，在“与非”门Na中，当MOS晶体管T1、T2彼此并联连接在输出端和电源电源VDD之间时，MOS晶体管T3、T4彼此串联连接在输出端和地电压之间，从而使电源电压一侧的MOS晶体管的导通状态电阻和接地电压一侧的MOS晶体管的导通状态电阻不一致。
具体来说，当所提供的允许信号处于高电平时，使加给“与非”门Na的时钟信号能够从这里输出，MOS晶体管T2保持截止，MOS晶体管T3保持导通。当允许信号按照此方式处于高电平时，这时在电源电压一侧实际上只存在一个MOS晶体管T1，而在接地电压一侧只存在两个MOS晶体管T3、T4，用作估算时钟信号基准的阈值电压移动到大于VDD/2的电压。
当“与非”门Na连接到反相器Iv上时，这时的“与非”门Na阈值电压如以上所述大于VDD/2，同时反相器Iv的阈值电压不变地等于VDD/2，加到“与非”门Na的时钟信号、“与非”门Na的输出以及反相器Iv的输出有如图10的定时图中表示的关系。当如图10(a)所示的加给“与非”门Na上的时钟信号从低电平(地电压)变到高电平(VDD)时，一旦时钟信号的电压变为大于Vth(＞VDD/2)，则“与非”门Na的输出从高电平变为低电平，如图10(b)所示。当“与非”门Na的输出按照这种方式从高电平变到低电平时，一旦“与非”门Na的输出变为小于VDD/2，则反相器Iv的输出从低电平变为高电平，如图10(c)所示。
另一方面，当如图10(a)所示加给“与非”门Na的时钟信号从高电平变到低电平时，一旦时钟信号的电压变为小于Vth，则“与非”门Na的输出从低电平变为高电平，如图10(b)所示。当“与非”门Na的输出从低电平变到高电平时，一旦“与非”门Na的输出变得大于VDD/2，则反相器Iv的输出从高低电平变为低电平，如图10(c)所示。
按照这种方式，作为“与非”门Na的阈值电压Vth大于VDD/2的结果，输出从高转到低的定，时以及输出从低转到高的定时，有如图10(b)所示那样发生交换。因此，即使在加给“与非”门Na的时钟信号的占空比是50％，从“与非”门Na输出的时钟信号的占空比也将变得偏离50％。于是，从其阈值电压等于VDD/2的反相器Iv输出的时钟信号的占空比出也变得偏离50％。这对于随后各级中提供的集成电路的工作过程将产生负面效果。在所用时钟信号的频率很高时，时钟信号占空比的这种偏离效果尤其明显。
如图8所示的时钟输入/输出设备的工作情况，也就是配置成由基于逻辑门的选择电路或开关再加上缓冲器构成的电路设备的工作情况，是通过模拟进行检查的，所述模拟是在接近测试实际样本条件的情况下进行的，比如通过反向注释进行，由此，就可以正确地测量包括接线电阻和接线电容在内的电路的工作速度以及逻辑开关定时。也就是说，按照常规的方式，通过这样的模拟评估所述电路配置，并且也是以这样的模拟而保证设备的工作过程，从而最终使时钟输入/输出电路可以输出占空比为50％的时钟信号。
然后，使受到这种模拟保证的设备经受实际样本的测量，借此可以检查反相器的阈值电压，从而能以简单的方式保证它的工作。然而，简单地检查反相器的阈值电压并不能可靠地保证自时钟输入/输出设备输出的时钟信号的占空比。而且，要检查从每个单独的时钟输入/输出设备输出的时钟信号的占空比，每个设备都需要实际地操作，以便测量占空比。这是需要复杂的检查过程的。
鉴于上述讨论的常规方式存在的问题，本发明的目的在于提供一种时钟输入/输出设备，可以保证它输出的时钟信号的占空比接近50％。本发明的另一目的在于提供一种时钟输入/输出设备，它允许对于它输出的时钟信号的占空比进行简单容易的测量。
为实现上述目的，按照本发明的一个方面，一种时钟输入/输出设备的结构如下。所述时钟输入/输出设备包括多个逻辑门，并作为一个允许时钟信号通过的门电路而工作，所述各逻辑门包括具有阈值电压的三态反相器，三态反相器参照所述阈值电压估算到达这里的输入，用以确定它的输出状态的改变是否基本上等于所提供的电源电压的一半，并且在三种状态，即高电平、低电平和高阻抗状态之间切换它的输出；一个具有阈值电压的反相器，反相器参照该阈值电压估算这里的输入，以确定反相器的输出状态的改变是否基本上等于所提供的电源电压的一半。
在有如上述配置的时钟输入/输出设备中，可以是有如权利要求2提出的下述结构。多个逻辑门中之一是有两个输入端和一个输出端的“与”门，所述“与”门包括第一三态反相器，该第一三态反相器的输入端用作“与”门的一个输入端；第二三态反相器，该第二三态反相器的输入端用作“与”门的另一个输入端，并且该第二三态反相器输入端连接到它的状态控制端，第二三态反相器按照提供给状态控制端的信号的状态确定是否将它的输出变为高阻抗状态；第一反相器，该第一反相器的输入端连接到第一和第二三态反相器的输出端之间的节点，而该第一反相器的输出端用作“与”门的输出端；以及第二反相器，该第二反相器的输入端连接到第二三态反相器的输入端，而它的输出端连接到第一三态反相器的状态控制端。
这里所说的结构使得可将时钟信号提供给第一三态反相器；将允许信号提供给第二三态反相器；以及根据允许信号确定是否使第一反相器输出所提供的时钟信号。
作为另一可供选择的方式，有如权利要求3提出的下述结构。多个逻辑门中之一是两个输入端和一个输出端的“或”门电路，该“或”门包括第一三态反相器，该第一三态反相器的输入端用作“或”门的一个输入端，并在它的状态控制端接收对“或”门的另一个输入；第一三态反相器按照提供给它的状态控制端的信号状态确定是否将它的输出信号变为高阻抗状态；第二三态反相器，该第二三态反相器的输入端用作“或”门的另一个输入端；第一反相器，该第一反相器的输入端连接到第一和第二三态反相器的输出端之间的节点，并且它的输出端用作“或”门的输出端；以及第二反相器，该第二反相器的输入端连接到第二三态反相器的输入端，并且它的输出端连接到第二三态反相器的状态控制端。
作为又一种可供选择的方式，有如权利要求4所述的下所结构。多个逻辑门中之一是这样一种逻辑门，按照提供给该逻辑门的选择信号选择并输出两个时钟信号之一，并且该逻辑门包括第一三态反相器，该第一三态反相器的输入端用于接收一个时钟信号，并且它的状态控制端用于接收所述选择信号，第一三态反相器按照提供给它的状态控制端的信号确定是否将它的输出变为高阻抗状态；第二三态反相器，该第二三态反相器的输入端用于接收另一时钟信号；第一反相器，该第一反相器的输入端连接到第一和第二三态反相器的输出端之间的节点，并且它的输出端用作逻辑门的输出；以及第二反相器，该第二反相器的输入端用于接收选择信号，它的输出端连接到第二三态反相器的状态控制端。
顺带地，这样的逻辑门等效于一个电路，所述电路包括接收一个时钟信号的第一“与”门；接收另一时钟信号并且还接收选择信号的第二“与”门；反相器，它接收选择信号，使选择信号反相，然后再将反相的结果加给第一“与”门；以及接收第一和第二“与”门的输出的“或”门。这里，可以像权利要求2提出的“与”门配置所述第一和第二“与”门，并可以像权利要求3提出的“或”门配置所述“或”门。
在权利要求4提出的逻辑门中，按照所述的选择信号选择提供给所述第一三态反相器的时钟信号和提供给第二三态反相器的时钟信号之一，作为从第一反相器输出的时钟信号。
在权利要求2-4任何之一提出的时钟输入/输出设备中，可以将第一反相器配置成三态反相器，并使该三态反相器的状态控制端接地。
在上述任何一种时钟输入/输出设备中，所述结构可以是权利要求6提出的下述配置。所述的三态反相器包括第一晶体管，用于在它的第一电极接收电源电压；第二晶体管，它的第一电极连接到第一晶体管的第二电极，所述第二晶体管和所述第一晶体管是同一导电类型；第三晶体管，它的第二电极连接到第二晶体管的第二电极，第三晶体管的导电类型与第一晶体管相反；第四晶体管，它的第二电极连接到第三晶体管的第一电极，并且它的第一电极接地，而且第四晶体管的导电类型与第一晶体管相反；以及反相器，它的输出端连接到第三晶体管的控制电极。这里，第一和第四晶体管的控制电极之间的节点用作三态反相器的输入端；第二和第三晶体管的第二电极之间的节点用作三态反相器的输出端；第二晶体管的控制电极与反相器的输入端之间的节点用作三态反相器的控制端。
如权利要求7所述，在所述时钟输入/输出设备的最后一级设置反相器，该反相器包括第五晶体管，它的第一电极接收电源电压，并在正常工作期间保持所述电源电压；第六晶体管，它的第一电极连接到第五晶体管的第二电极，用于在它的控制电极接收自设在前一级逻辑门输出的时钟信号，以及与第五晶体管相同导电类型的第六晶体管；第七晶体管，它的第二电极连接到第六晶体管的第二电极，用于在它的控制电极接收自设在前一级的逻辑门输出的时钟信号，第七晶体管的导电类型与第五晶体管相反；第八晶体管，它的第二电极连接到第七晶体管的第一电极，它的第一电极接地，并且在正常工作期间一直保持这种情况，第八晶体管的导电类型与第五晶体管相反。这里，在电阻器的一端连接到第六和第七晶体管的第二电极之间的用作反相器输出端的节点，并且电阻器的另一端连接到地电压的情况下，通过测量流过这个电阻器的电流，同时保持第五晶体管导通以及保持第八晶体管截止，测量从所述时钟输入/输出设备输出的时钟信号的占空比；在电阻器的一端连接到第六和第七晶体管的第二电极之间的用作反相器的输出的节点，并且电阻器的另一端连接到电源电压的情况下，通过测量流过这个电阻器的电流，同时保持第八晶体管导通以及保持第五晶体管截止，测量从所述时钟输入/输出设备输出的时钟信号的占空比。
按照本发明的另一方面，一种时钟输入/输出设备有如权利要求8提出下述结构。一种时钟输入/输出设备包括多个逻辑门并且作为一个允许时钟信号通过的门电路而工作，所述时钟输入/输出设备最后一级设置反相器，所述反相器包括第一晶体管，该第一晶体管的第一电极接收电源电压，并且在正常工作期间保持所述电源电压；第二晶体管，该第二晶体管的第一电极连接到第一晶体管的第二电极，第二晶体管的控制电极接收自设在前一级的逻辑门输出的时钟信号，并且，第二晶体管的导电类型与第一晶体管相同；第三晶体管，该第三晶体管的第二电极连接到第二晶体管的第二电极，用于在该第三晶体管的控制电极接收自设在前一级的逻辑门输出的时钟信号，第三晶体管的导电类型与第一晶体管相反；第四晶体管，该第四晶体管的第二电极连接到第三晶体管的第一电极，它的第一电极接地，并且在正常工作期间一直保持这种情况，第四晶体管的导电类型与第一晶体管相反。这里，在电阻器的一端连接到第二和第三晶体管的第二电极之间用作反相器的输出端的节点，并且电阻器的另一端连接到地电压的情况下，通过测量流过这个电阻器的电流，同时保持第一晶体管导通以及保持第四晶体管截止，测量从时钟输入/输出设备输出的时钟信号的占空比；在电阻器的一端连接到第二和第三晶体管的第二电极之间用作反相器输出端节点，并且电阻器的另一端连接到电源电压的情况下，通过测量流过这个电阻器的电流，同时保持第四晶体管导通并且保持第一晶体管截止，测量从时钟输入/输出设备输出的时钟信号的占空比。
在上述配置的时钟输入/输出设备中，在电阻器连接到电源电压的情况下，当流过电阻器的电流的积分大于预定值时，这个状态表明输出时钟信号的占空比小于参考值；当流过电阻器的电流的积分小于预定值时，这个状态表明输出时钟信号的占空比大于参考值。另一方面，在电阻器连接到地电压的情况下，当流过电阻器的电流的积分大于预定值时，这个状态表明输出时钟信号的占空比大于参考值；当流过电阻器的电流的积分小于预定值时，这个状态表明输出时钟信号的占空比小于参考值。
在单独的半导体集成电路器件中可以形成上述任何一种时钟输入/输出设备。
按照本发明，由多个逻辑门构成时钟输入/输出设备，所述逻辑门包括三态反相器和反相器，它们都具有阈值电压，参照所述阈值电压估算它们的输入，以确定它们的输出电平的变化是否基本上等于所提供的电源电压的一半。于是，当所提供的时钟信号的占空比等于50％时，从三态反相器和反相器输出的时钟信号的占空比保持等于50％。这就可以保证当提供具有50％占空比的时钟信号时，所述时钟输入/输出设备输出占空比为50％的时钟信号。
另外，所述三态反相器具有串联连接在电源电压和输出端之间的两个晶体管，并且还有串联连接在地电压和输出端之间的两个晶体管。这将使电源电压一侧的晶体管的导通状态电阻值的合成阻值与接地电压一侧的晶体管的导通状态电阻值的合成阻值基本上相等。于是，当三态反相器参照阈值电压估算它的输入以确定它的输出电平的变化是否基本上等于所提供的电源电压的一半，并且所加入的时钟信号的占空比等于50％候，可以保持输出的时钟信号的占空比等于50％。
此外，设在所述时钟输入/输出设备最后一级的反相器由串联连接的4个晶体管构成，并且，在正常工作期间，接地电压一侧和电源电压一侧的晶体管逐个导通，以使两个晶体串联连接在电源电压和输出端之间，以及两个晶体管串联连接在地电压和输出端之间。这将使电源电压一侧的晶体管的导通状态电阻值的合成阻值与接地电压一侧的晶体管的导通状态电阻值的合成阻值基本上相等。此外，通过测量流过与输出端相连的电阻器的电流，这时的地电压一侧的晶体管之一和电源电压一侧的晶体管之一是截止的，可以检查输出的时钟信号的占空比。这将使时钟信号的占空比的检测很容易，这个时钟信号被认为是占空比可以保证的输出。
图1是表示本发明第一实施例时钟输入/输出设备的内部结构电路图；图2是表示一个三态反相器结构的电路图；图3A是表示本发明第一实施例时钟输入/输出设备的另一种结构电路图及其等效电路；图3B是表示图3A所示时钟输入/输出设备等效电路的电路图；图4是表示本发明第一实施例时钟输入/输出设备的另一种结构电路图；图5是表示本发明第二实施例时钟输入/输出设备的内部结构电路图；图6是表示图5所示时钟输入/输出设备与测试设备之间关系的电路图；图7是说明用图6所示测试设备所得测量结果的定时图；图8是表示常规时钟输入/输出设备内部结构的逻辑电路图；图9是表示图8所示时钟输入/输出设备的内部结构电路图；图10是表示图8所示时钟输入/输出设备工作情况的定时图。
参考标号表Iv1-Iv3，Iv11-Iv13，Iva 三态反相器Iv4，Iv5，Iv14，Ivx，Ivy反相器具体实施方式
第一实施例以下参照附图描述本发明的第一实施例。图1是表示本实施例时钟输入/输出设备电路结构的电路图。假定本实施例的时钟输入/输出设备的工作方式与图8所示结构的时钟输入/输出设备相同。所述时钟输入/输出设备形成于单个半导体集成电路器件内。
图1所示的时钟输入/输出设备包括三态反相器Iv1，它的输入端用于接收时钟信号；三态反相器Iv2和反相器Iv4，它们的输入端用于接收允许信号；三态反相器Iv3，用于接收三态反相器Iv1和Iv2的输出。反相器Iv4的输出提供给三态反相器Iv1的状态控制端，允许信号提供给三态反相器Iv2的状态控制端。三态反相器Iv3的状态控制端接地。
在上述结构的时钟输入/输出设备中，三态反相器Iv1-Iv3中的每一个都有如图2所示的结构。具体来说，图2所示三态反相器Iva(对应于图1所示的三态反相器Iv1-Iv3)包括P沟道MOS晶体管Ta，它的源极接收直流电压VDD；P沟道MOS晶体管Tb，它的源极连接到MOS晶体管Ta的漏极；N沟道MOS晶体管，它的漏极连接到MOS晶体管Tb的漏极；N沟道MOS晶体管Td，它的漏极连接到MOS晶体管Tc的源极，并且，它的源极接地；以及反相器Ivx，它的输出端连接到MOS晶体管Tc的栅极。
在图2所示的三态反相器Iva中，将MOS晶体管Ta和Td的栅极之间的节点用为三态反相器的输入端；MOS晶体管Tb的栅极和反相器Ivx的输入端之间的节点用为三态反相器的状态控制端；MOS晶体管Tb和Tc的漏极之间的节点用为三态反相器的输出端。于是，当把高电平(VDD)信号提供给状态控制端时，就将一个高电平提供给MOS晶体管Tb的栅极，并经反相器Ivx，将一低电平(地电压)提供给MOS晶体管Tc的栅极。结果，MOS晶体管Tb和Tc这二者都截止，因此，使得从三态反相器Iva的输出端输出的输出变为高阻抗状态。
另一方面，当把低电平信号提供给所述状态控制端时，就将一个低电平提供给MOS晶体管Tb的栅极，并经反相器Ivx，将一高电平提供给MOS晶体管Tc的栅极。结果，MOS晶体管Tb和Tc这二者都导通。在这种情况下，当将一个高电平信号提供给输入端时，就向MOS晶体管Ta和Td的栅极提供一个高电平，于是MOS晶体管Ta截止，而MOS晶体管Td导通，导致从输出端输出一个低电平信号。对比之下，当将一个低电平信号提供给输入端时，就向MOS晶体管Ta和Td的栅极提供一个低电平，于是MOS晶体管Ta导通，而MOS晶体管Td截止，从输出端输出一个高电平信号。
如上所述，在三态反相器Iva中，当向状态控制端提供一个低电平时，提供给信号输入端的这个信号反相，然后从输出端输出。另外，当把低电平提供给状态控制端，并因此而使MOS晶体管Tb和Tc导通时，两个MOS晶体管Ta和Tb串联连接在输出端和电源电压之间。这将使电源电压一侧和接地电压一侧的MOS晶体管的导通电阻基本上相等。因而，三态反相器Iva的阈值电压近似等于VDD/2。
图1所示三态反相器Iv1-Iv3中的每一个都被配置成如图2所示的三态反相器Iva那样的结构。于是，当允许信号为高电平时，就有高电平的允许信号提供给三态反相器Iv2的状态控制端，因此，使三态反相器Iv2的输出端变为高阻抗状态。并且，由反相器Iv使高电平的允许信号反相，反相器Iv向三态反相器Iv1的状态控制端输出一个低电平信号。于是，三态反相器Iv1输出它所接收的时钟信号的反相版本。另外，由于这时三态反相器Iv3的状态控制端保持接地，所以，可从三态反相器Iv3的输出端输出来自三态反相器Iv1的反相时钟信号的再反相版本。
另一方面，当所述允许信号为低电平时，则由三态反相器Iv4使低电平的允许信号反相，因此，向三态反相器Iv1状态控制端输出一个高电平信号。于是，使三态反相器Iv1的输出端变为高阻抗状态。此外，在状态控制端接收低电平允许信号的三态反相器Iv2还在它的输入端接收相同的信号，因此而将其反相，以便从它的输出端输出高电平信号。另外，由于这时三态反相器Iv3的状态控制端保持接地，所以，通过三态反相器Iv3可以使自三态反相器Iv2输出的高电平信号反相，因此可以从它的输出端输出低电平信号。
如上所述，在如图1所示的时钟输入/输出设备中，三态反相器Iv1、Iv2，以及反相器Iv4一起形成一个门电路，这个门电路的工作方式与图8所示的“与非”门Na类似；并且，所述三态反相器Iv3形成一个门电路，这个门电路的工作方式与图8所示的反相器Iv类似。这就是说，图1所示的时钟输入/输出设备还可以用作工作方式与“与”门相似的门电路。
在利用三态反相器Iv1-Iv3构成的上述结构中，三态反相器Iv1-Iv3(当允许信号为高电平时三态反相器接收时钟信号)的阈值电压全都近似等于VDD/2，这在上面结合图2所示的三态反相器Iva已有所描述。于是，当把占空比为50％的时钟信号提供给图1所示的时钟输入/输出设备时，从三态反相器Iv1输出的反相时钟信号的占空比也为50％。
另外，由于从三态反相器Iv1提供给三态反相器Iv3的反相时钟信号的占空比为50％，所以，从三态反相器Iv3输出的时钟信号的占空比也是50％。这样，在图1所示结构的时钟输入/输出设备中，可以保证从那里输出的时钟信号的占空比为50％。另外，由于反相器Iv4的结构与图9所示结构的反相器Iv4类似，所以，反相器Iv4的阈值电压近似等于VDD/2。
正如本实施例中的实践，通过使用三态反相器和反相器构成的逻辑门，其中设在输出端和电源电压之间的MOS晶体管以及设在输出端和地电压之间的MOS晶体管保持在等效的连接状态，所以有可能使设在输出端和电源电压之间的MOS晶体管的导通电阻基本上等于设在输出端和地电压之间的MOS晶体管的导通电阻。于是，当加入电源电压时，逻辑门的阈值电压近似等于VDD/2。相应地，当加入占空比为50％的时钟信号时，可以保证输出的时钟信号的占空比为50％。
本实施例所涉及的是有如图1所示利用“与”门构成的时钟输入/输出设备，它的工作方式类似于图8所示的由“与非”门和反相器构成的时钟输入/输出设备。然而，还可以利用逻辑门而不是利用“与”门构成时钟输入/输出设备。例如，可以如图3A所示那样构成时钟输入/输出设备三态反相器Iv11和Iv12，它们的输入端接收不同时钟信号；三态反相器Iv3，它的输入端接收三态反相器Iv11和Iv12的输出；反相器Iv14，它的输出端连接到三态反相器Iv12的状态控制端。
在图3A所示的结构中，将选择信号加给三态反相器Iv11的状态控制端和反相器Iv14的输入端，根据所述选择信号，选择从三态反相器Iv13输出的用于分别提供给三态反相器Iv11和Iv12的多个时钟信号之一。另外，三态反相器Iv13的状态控制端接地，因此，所述三态反相器Iv13起反相器的作用，用于反相提供给它的输入端的信号。
有如图3A所示结构的时钟输入/输出设备等效于如图3B所示的逻辑电路，这个逻辑电路包括“与”门A1，用于接收一个时钟信号，以及用于接收由反相器Ivy反相的选择信号；“与”门A2，用于接收另一个时钟信号，以及用于接收所述选择信号；“或”门O1，用于接收“与”门A1和A2的输出。于是，当选择信号为低电平时，选择提供给三态反相器Iv11的时钟信号，并从三态反相器Iv13输出所述选择信号；当选择信号为高电平时，选择提供给三态反相器Iv12的时钟信号，并且从三态反相器Iv13输出所述选择信号。再有，按照这种方式配置的时钟输入/输出设备中，三态反相器Iv11到Iv13的阈值电压和反相器Iv14的阈值电压近似相等，于是，当加给占空比为50％的时钟信号时，可以保证输出的时钟信号的占空比为50％。
按照另一种方式，可如图1所示那样配置图3B中所示的“与”门A1、A2，并如图4所示那样配置图3B中所示的“或”门。具体来说，如图3A所示那样使三态反相器Iv11到Iv13和反相器Iv14相互连接，并将加到三态反相器Iv12的输入提供给三态反相器Iv11的状态控制端，并且提供给反相器Iv14的输入端。还有，当以此方式配置“或”门时，三态反相器Iv11到Iv13的阈值电压和反相器Iv14的阈值电压近似相等，因此，当加入占空比为50％的时钟信号的时候，可以保证输出的时钟信号的占空比为50％。
第二实施例以下参照附图描述本发明的第二实施例。图5是表示本实施例时钟输入/输出设备电路结构的电路图。本实施例的时钟输入/输出设备用公用的标号表示工作方式与图1相同的电路元件，并且不再重复对它们的详细说明。
图5所示的时钟输入/输出设备不包括有如图1所示的时钟输入/输出设备中所设置的三态反相器Iv3，而是包含反相器Iv5。所述反相器Iv5包括P沟道MOS晶体管Tx和Ty以及N沟道MOS晶体管Tz和Tw。在这个反相器Iv5中，将直流电压VDD加给MOS晶体管Tx的源极，MOS晶体管Ty的源极连接到MOS晶体管Tx的漏极。MOS晶体管Tz的漏极连接到MOS晶体管Ty的漏极，并且MOS晶体管Tw的漏极连接到MOS晶体管Tz的源极。MOS晶体管Tw的源极接地。
在这个反相器Iv5中，MOS晶体管Ty和Tz的栅极之间的节点用为输入端，并与三态反相器Iv1和Iv2输出端之间的节点连接。MOS晶体管Ty和Tz漏极之间的节点用为输出端，从这里输出提供给MOS晶体管Ty和Tz栅极的信号的反相版本。
在如上所述配置的时钟输入/输出设备中，在正常工作期间，从外部给MOS晶体管Tx提供低电平信号，并从外部给MOS晶体管Tw提供高电平信号，使MOS晶体管Tx和Tw保持导通。于是，在正常工作期间，输出端和电源电压VDD之间存在串联连接的MOS晶体管Tx和Ty，并在输出端和接地电压之间存在串联连接的MOS晶体管Tz和Tw。结果，像图1中所示的三态反相器Iv3一样，反相器Iv5起反相器的作用，它的阈值电压近似等于VDD/2。
为了检查从上述时钟输入/输出设备输出的时钟信号的占空比，有如图6所示那样，给它连接一个测试设备11。测试设备11包括电阻器R和电流检测器10，电阻器R的一端连接到MOS晶体管Ty和Tz之间用作输出端的节点，电流检测器10连接到电阻器R的另一端，用于接收电源电压VDD和检测流过电阻器R的电流的积分。当把测试设备11连接到图6所示的时钟输入/输出设备，以测量从时钟输入/输出设备输出的时钟信号的占空比时，给MOS晶体管Tx的栅极提供一高电平信号，保持MOS晶体管Tx截止。MOS晶体管Tw仍旧导通。
这里，电流检测器10测得的流过电阻器R的电流是通过平滑流过电阻器R的电流获得的电流的大小。当如图7(a)所示那样，从所述时钟输入/输出设备输出的时钟信号的占空比等于50％时，如图7(b)所示的电流流流过电阻器R。在这一状态由电流检测器10测得的流过电阻器R的电流积分由Ip50表示。
利用这些设定，当如图7(c)所示那样，从所述时钟输入/输出设备输出的时钟信号的占空比小于50％时，流过电阻器R的电流如图7(d)所示，于是，由电流检测器10测得的流过电阻器R的电流积分Ip被认为是大于Ip50。另一方面，当如图7(e)所示那样，从时钟输入/输出设备输出的时钟信号的占空比大于50％时，流过电阻器R的电流如图7(f)所示，于是，由电流检测器10测得的流过电阻器R的电流积分Ip被认为是小于Ip50。于是，通过使电流检测器10所测得的电流积分Ip的大小与Ip50相比，就能很容易地检查出从时钟输入/输出设备输出的时钟信号的占空比是否为50％。
本实施例涉及的是在图1所示结构的时钟输入/输出设备中使用由4个MOS晶体管Tx-Tw构成的反相器Iv5的结构。这就使输出的时钟信号的占空比的检测很容易。然而，还可能使用反相器Iv5替换如图3A或图4所示电路结构中的三态反相器Iv13。这种结构有同样的优点。按照这种方式，在一个时钟输入/输出设备中，当像图5中所示的反相器Iv5那样来配置最后一级反相器时，通过使用如图6所示的测试设备11检查从时钟输入/输出设备输出的时钟信号的占空比就可以是很容易的事情。
本实施例假定使用向如图6所示的电流检测器10加给直流电压VDD的测试设备，以此作为测量从时钟输入/输出设备输出的时钟信号的占空比的测量设备。然而，还可以使用其中电流检测器10接地的测试设备。当使用这样的测试设备测量时钟信号的占空比时，MOS晶体管Tx保持导通，MOS晶体管Tw保持截止。在这种情况下，当输出的时钟信号的占空比变大时，测量的电流的大小变大；当输出的时钟信号的占空比变小时，测量的电流的大小变小。
工业实用性本发明的时钟输入/输出设备适于用在数字式设备中，如用在DVD播放器、数字式静物照相机、室内游戏机中，在其中用作开关、选择器、按钮等，将从时钟集成电路(如振荡器)接收的时钟信号提供给另外的集成电路。
权利要求
1.一种时钟输入/输出装置，包括多个逻辑门，并作为允许时钟信号通过的门电路而工作，其中，所述各逻辑门包括三态反相器，该三态反相器具有阈值电压，所述三态反相器关于该阈值电压估算它的输入，以确定所述三态反相器的输出状态变化是否实质上等于所提供的电源电压的一半，并且在三种状态，即高电平、低电平和高阻抗状态之间切换它的输出；以及反相器，该反相器具有阈值电压，所述反相器关于该阈值电压估算它的输入，以确定所述反相器的输出状态变化是否实质上等于所提供的电源电压的一半。
2.如权利要求1所述的时钟输入/输出装置，其中，所述各逻辑门之一是两个输入端和一个输出端的“与”门；所述“与”门包括第一三态反相器，它的输入端用作“与”门的一个输入端；第二三态反相器，它的输入端用作“与”门的另一输入端，并且这个输入端连接到它的状态控制端；第二三态反相器按照提供给状态控制端的信号的状态确定是否使它的输出成为高阻抗状态；第一反相器，它的输入端连到一个节点，这个节点在第一和第二三态反相器的输出端之间；并且，它的输出端用作“与”门的输出端；以及第二反相器，它的输入端连接到第二三态反相器的输入端；并且，它的输出端连接到第一三态反相器的状态控制端；其中，所述第一和第二三态反相器以及第一和第二反相器的阈值电压实质上等于所提供的电源电压的一半。
3.如权利要求2所述的时钟输入/输出装置，其中，所述第一反相器是其状态控制端接地的三态反相器。
4.如权利要求1所述的时钟输入/输出装置，其中，所述各逻辑门之一是具有两个输入端和一个输出端的“或”门电路，所述“或”门包括第一三态反相器，它的输入端用作“或”门的一个输入端，并用于在它的状态控制端接收输入到“或”门的另一个输入；所述第一三态反相器按照提供给它的状态控制端的信号状态确定是否使它的输出信号成为高阻抗状态；第二三态反相器，它的输入端用作“或”门的另一个输入端；第一反相器，它的输入端连接到在第一和第二三态反相器的输出端之间的一个节点，并且它的输出端用作“或”门的输出端；以及第二反相器，它的输入端连接到第二三态反相器的输入端，并且它的输出端连接到第二三态反相器的状态控制端；其中，所述第一和第二三态反相器以及第一和第二反相器的阈值电压实质上等于所提供的电源电压的一半。
5.如权利要求3所述的时钟输入/输出装置，其中，所述第一反相器是其状态控制端接地的三态反相器。
6.如权利要求1所述的时钟输入/输出装置，其中，所述各逻辑门之一是按照给它提供的选择信号选择并输出两个时钟信号之一的逻辑门，所述逻辑门包括第一三态反相器，在它的输入端接收一个时钟信号，并且在它的状态控制端接收选择信号，所述第一三态反相器按照提供给它的状态控制端的信号确定是否使它的输出成为高阻抗状态；第二三态反相器，在它的输入端接收另一个时钟信号；第一反相器，它的输入端连接到第一和第二三态反相器的输出端之间的节点；并且，它的输出端用作逻辑门的输出端；以及第二反相器，在它的输入端接收选择信号，并且，它的输出端连接到第二三态反相器的状态控制端；其中，所述第一和第二三态反相器以及第一和第二反相器的阈值电压实质上等于所提供的电源电压的一半。
7.如权利要求4所述的时钟输入/输出装置，其中所述第一反相器是状态控制端接地的三态反相器。
8.如权利要求1-7之一所述的时钟输入/输出装置，其中，所述三态反相器包括第一晶体管，在它的第一电极接收电源电压；第二晶体管，它的第一电极连接到第一晶体管的第二电极；所述第二晶体管和所述第一晶体管是同一导电类型的；第三晶体管，它的第二电极连接到第二晶体管的第二电极；所述第三晶体管的导电类型与第一晶体管相反；第四晶体管，它的第二电极连接到第三晶体管的第一电极，它的第一电极接地；并且，所述第四晶体管的导电类型与第一晶体管相反；以及反相器，它的输出端连接到第三晶体管的控制电极；其中第一与第四晶体管的控制电极之间的节点用作三态反相器的输入端；第二与第三晶体管的第二电极之间的节点用作三态反相器的输出端；第二晶体管的控制电极与反相器的输入端之间的节点用作三态反相器的控制端。
9.如权利要求1所述的时钟输入/输出装置，其中，在时钟输入/输出装置的最后一级中设置一个反相器，所述反相器包括第五晶体管，它的第一电极接收电源电压，并在正常工作期间保持接通；第六晶体管，它的第一电极连接到第五晶体管的第二电极；在它的控制电极接收前一级提供的逻辑门输出的时钟信号；以及，所述第六晶体管的导电类型与第五晶体管相同；第七晶体管，它的第二电极连接到第六晶体管的第二电极；在它的控制电极接收前一级提供的逻辑门输出的时钟信号；以及，所述第七晶体管的导电类型与第五晶体管相反；第八晶体管，它的第二电极连接到第七晶体管的第一电极；它的第一电极接地；并且它在正常工作期间保持接通；以及所述第八晶体管的导电类型与第五晶体管相反；其中，在电阻器的一端连接到第六和第七晶体管的第二电极之间的用作反相器输出端的一个节点，其中所述电阻器的另一端连接到地电压的情况下，通过测量流过这个电阻器的电流，同时保持第五晶体管导通以及保持第八晶体管截止，测量从所述时钟输入/输出装置输出的时钟信号的占空比；以及在电阻器的一端连接到第六和第七晶体管的第二电极之间的用作反相器输出端的一个节点，其中所述电阻器的另一端连接到电源电压的情况下，通过测量流过这个电阻器的电流，同时保持第八晶体管导通以及保持第五晶体管截止，测量从所述时钟输入/输出装置输出的时钟信号的占空比。
10.一种时钟输入/输出装置，它包括多个逻辑门，并作为允许时钟信号通过的门电路而工作；其中在所述时钟输入/输出装置的最后一级中设置反相器，所述反相器包括第一晶体管，它的第一电极接收电源电压，并在正常工作期间保持接通；第二晶体管，它的第一电极连接到第一晶体管的第二电极；它的控制电极接收前一级提供的逻辑门所输出的时钟信号；以及，所述第二晶体管的导电类型与第一晶体管相同；第三晶体管，它的第二电极连接到第二晶体管的第二电极；它的控制电极接收从前一级提供的逻辑门所输出的时钟信号；以及，所述第三晶体管的导电类型与第一晶体管相反；第四晶体管，它的第二电极连接到第三晶体管的第一电极，它的第一电极接地，并在正常工作期间保持接通；以及，所述第四晶体管的导电类型与第一晶体管相反；其中，在电阻器的一端连接到第二和第三晶体管的第二电极之间用作反相器输出端的一个节点，其中所述电阻器的另一端连接到地电压的情况下，通过测量流过这个电阻器的电流，同时保持第一晶体管导通以及保持第四晶体管截止，测量从所述时钟输入/输出装置输出的时钟信号的占空比；以及在电阻器的一端连接到第二和第三晶体管的第二电极之间用作反相器输出端的一个节点，其中所述电阻器的另一端连接到电源电压的情况下，通过测量流过这个电阻器的电流，同时保持第四晶体管导通以及保持第一晶体管截止，测量从所述时钟输入/输出装置输出的时钟信号的占空比。
全文摘要
一种时钟输入/输出设备具有三态反相器Iv1－Iv3和反相器Iv4，它们联合工作，使通过电源电压一侧(VDD侧)的导通电阻和通过接地电压一侧(0电压侧)的导通电阻相等，并使它们的阈值电压等于VDD/2，所述时钟输入/输出设备参照所述阈值电压估算这里的输入，以便确定它的输出状态是否改变。
文档编号H03K19/0175GK1833364SQ200480022678
公开日2006年9月13日 申请日期2004年8月4日 优先权日2003年8月8日
发明者大西正树, 藤原正勇 申请人:罗姆股份有限公司